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㈠ FPGA的以太网ip核具体实现步骤，怎样仿真其功能

你用的是Altera还是xilinx的IP核？
一般的ip核都有自动生成工具，比如Altera有megacore wizard，按照你需要的功能enable或者disable选项就可以了。具体步骤可以上Altera或者Xilinx的网站，搜索你需要的以太网ip核关键字，比如GE或者FE，以及是否需要MAC，PCS功能等。
仿真方面，ip核提供商都是考虑好了的：提供有仿真模型，一般生成core的时候都有sim文件夹，可以用来实现仿真。

㈡ arm、linux 、嵌入式linux，嵌入式系统、DSP、FPGA、CPLD、PLC、SOC、unix到底是什么意思什么关系

专业术语 请参考 三楼的回答
方向嘛

首先要学习下基础课程单片机，汇编和c语言等等，然后再学习嵌入式，

如果说你要想水平高的话，最好学习下操作系统，数据结构，算法及一些硬件方面的知识等等。

看你是想在什么方面发展，在硬件方面还是软件方面。假如是软件方面，

当然对编程要侧重，反之在硬件方面，那么就要对单片机，电子电路，数电，模电等等要多加学习才是。

做嵌入式的大概有这样几个方向：

驱动/BSP/内核移植类：这一类要求你了解硬件芯片和电路原理图多一些，需要多学习大学这类基础课，

然后看一些基本的CPU芯片外围芯片手册，知道什么是CPU内部总线、外设控制器和寄存器。这类人在产品项目

中人数需要不大，但是工资不低。（内核移植和内核开发暂且不提）

(辅助知识：

通信：串口，usb口，网口，RS232,RS285,LINE2.0,CANBUS,RF,蓝牙，红外

数模：ADC,DAC,放大器应用电路

电源，存储器，时钟，传感器等应用)

嵌入式操作系统类：这一类要求你能根据产品需要设计出能多任务处理并控制一些外设或者与外设通讯的程序。

需要你有很好的C语言基础，单片机基础，然后是嵌入式操作系统基础，知道各种多任务处理的模型，然后还需要

一些数据结构知识。你要知道程序是如何烧写到芯片里变成能控制设备的东西的。

嵌入式系统应用类：这一类要求更加偏向软件一些，有时甚至只是知道内存限制就可以了，其它硬件都不必考虑太多

，比如做嵌入式GUI的（miniGUI， Qt）、嵌入式数据库的、嵌入式webserver程序等，这一类归根结底是软件开发，

需要有强大的阅读源码能力和程序设计基础。高级嵌入式相关应用程序开发类：如手机开发的，特别是iphone android

的应用开发，这一类实际上是纯软件开发，要求有很好的程序设计基础、面向对象概念、结构化开发概念等，UI相关的

现在还需要有一些UX用户体验理念。

大概就这几类，如果你是学生建议自己买一个三星的ARM9开发板，很便宜的，从读芯片手册、学习移植ucosII，写写

ucosII应用程序，深入的可以学习嵌入式linux下应用程序开发等，总之一年之内学透一个开发板，那么你就可以合格胜任前两类工作了。

总体来说

第一类：模拟电子 数字电子 微机控制等技术很好，对嵌入式各个模块很熟悉，单片机应用的炉火纯清，

能独来开发（软件，硬件，PCB）测试，控制等项目（能力很强，适合独立开发项目）

第二类：能把操作系统移植到嵌入式，并且能编写驱动程序（适合团队开发，和应用软件工程师配合）

第三类：熟悉BS/CS架构和设计，操作系统原理和内核有相当的认识，有美工经验，熟悉嵌入式应用

软件的开发（适合开发上位机，或与第二者协作开发嵌入式）

在此建议 统筹全部 专于一个方面

㈢ 从c语言到fpga高手，我是怎么炼成的

这些日子我一直在写一个实时操作系统内核，已有小成了，等写完我会全部公开，希望能够为 国内IT的发展尽自己一份微薄的力量。最近看到很多学生朋友和我当年一样没有方向 ，所以把我的经历写出来与大家共勉，希望能给刚入行的朋友们一点点帮助。一转眼我在IT行业学习工作已经七年多了，这期间我做过网页，写过MIS、数据 库，应用程序，做过通信软件、硬件驱动、协议栈，到现在做操作系统内核和 IC相关开发，这中间走了很多弯路，也吃了不少苦。
我上的是一个三流的高校，就连同一个城市的人多数都不知道。因为学校不好也就没有指望能靠学校名气找一个好工作。所有的希望都寄托在自己的努力上了， 大一开学前的假期我就开始了学习，记得我买的第一本书是《计算机基础DOS3.0》，大家别吓着了，其实当时已经普及了DOS6.22了，只是我在书店里 看到了DOS4.0，5.0，6.0的书，以为像英语那样是第四、五、六册，记得当时到处找DOS1.0，现在想想也幸好我没有找到：）开学前我学完了 PASCAL，那时既没有计算机也没有人可以请教，我连程序是什么的概念都没有，只好死记硬背代码，然后拿纸写，我一直到大三才有了一台486，在这之前 用纸写了多少程序我也记不清楚了，只知道最长的一个我拿A4大小的草稿纸写了30 多页，我的C语言、C++ 、VC都是在这样的条件下入门的。所以说条件是可以克服的，希望我的经历多少给条件艰苦的同学们一点信心。第一次上机是在我姐夫的机房，我的心情激动的无 与伦比，但是一上机我立刻傻了眼，他们用的是英文版的Win3.1，我的那点DOS知识都见了鬼，上机提心吊胆的一阵瞎摸，一不小心把Word弄成了全 屏，怎么都还不了原，当时真是心急如焚，我以为机器被我弄坏了。第一个C语言程序，就是那个经典的HelloWorld，我调了几个星期，上机机会非常 少，也没有书告诉我开发环境（TC2.0）需要设置，而且开始我都不知道有编译器，我甚至自作聪明把写好的程序扩展名从.c改成.exe，结果可想而知。 大一学完了C、X86的汇编、数据结构、C++。由于精力都花在自学上了，大一下四门课挂了彩，三类学校就是这点好，挂上一二十门也照样毕业。不过扯远点 说，我那么刻苦都及不了格，可见我们国家的计算机教育有多死板。
大二准备学VC和BC，当时难以取舍，后来选了VC，不为别的，只为书店里两本书，VC 那本便宜6块钱。我的努力在班上无人能及，学的日夜不分，大三有了计算机后更是如此，很多次父亲半夜教训我说我不要命了，我一直觉得自己基础差，记忆又不 行，条件也不好，所以觉得只有多花点时间才能赶上别人。居然后来有许多朋友说我有学计算机的天赋，让我哭笑不得。我用的是486，16M内存，1G硬盘， 当时同学们的配置都是P166MMX，我安装 一个Windows NT4.0需要一个通宵，编译一个BC5.0向导生成的程序需要近两个小时，我的显示器是个二手的，辐射非常大，开机屏幕冒火花，看起来很酷的：），有一 次程序写的太久，觉得怎么白色的编辑器背景变成了紫色，以为显示器坏了，后来才发现眼睛不行了，不过说来也奇怪，到今天我的视力还能保持1.5，真是个奇 迹。但是就是那台破机器陪伴了我两年，让我学会了VC、Delphi、SQLServer等。后来那台机器给我阿姨打字用，据她说一天她正打的开心，一股 青烟夹着火苗从显示器钻出来，之后它才寿终正寝。
大三假期找了个机会在一个计算机研究所实习，与其说实习不如说是做义工，工作了两个月一分钱没有拿。但是这两个月对我的发展帮助很大，让我早一步了解 了社会，刚去的时候我当然是一窍不通，在那里我熟悉了网络，学会了Delphi和Oracle。由于工作很认真，得到了比较好的评价，在一位长者的引荐 下，我开始和他们一起做项目，这使我在大三大四就有了自己的收入，大四又找了两家MIS公司兼职，虽然钱不多，但是在学生期间有1000多的收入我已经非 常满足了，我终于用自己赚的钱把计算机换了。大四下开始找工作，这时我的工作经验已经比较多（当然现在想想非常幼稚），开始听父母的想去那个研究所， 实习过那个部门也希望我能去，但是不知道为什么最后不了了之，这种单位就是比较官僚，我一气之下就到了我兼职的一个公司做MIS的TeamLeader。 在大三到毕业一年的时间，做过了各种MIS，从煤气、烟厂、公安、铁路、饮食到高校，什么有钱做什么，工作也很辛苦，经常加班和熬通宵，从跟客户谈需求到 设计、编码、测试、交付都要上。那时觉得很有成就感，觉得自己还不错，现在想想真是很肤浅。
刚走上工作岗位的学生很容易被误导，各种开发工具让人眼花缭乱，同时也觉得很受公司器重，但这样工作永远是一个低层次的开发者。不要跟我说什么系统分 析有多么多么重要，多么多么难。你以为自己跟用户谈需求做设计就是系统分析和设计了吗，国内又有几个公司能够做的很到位很规范？我是ISO9000内审 员，也在Rational公司受过多次培训，拿了4个证书，还有一个公司让我去做 CMM。这些我听过很多，但是很多事情到国内就变了性质，一个公司不是通过了ISO9000或者CMM就能规范了，我现在在一家有几十年历史的外企工作， 里面的管理不是一般国内企业能及的。作为一个毕业不久以前没有步入过社会的学生，几乎不可能在很短的时间掌握系统分析和设计，面向对象、UML只是一个工 具，关键是人本身的思想，不是说你熟悉了C++、Rose就能够做出好的设计，相反如果你具备了很高的素质，你可以用C写出比别人用C++更加模块化的程 序。
话说远一些，国内软件开发行业有一个怪圈，很多人觉得VC > Delphi > VB，真是很搞笑。这几个软件我都做过开发，说白了他们都是工具，应该根据应用的需要选择采用哪个，而不是觉得哪个上层次。如果你因为用某个开发工具很有 面子而选择的话，只能说明你很浅薄。如果说层次，那么这些工具都不上层次，因为它们用来用去都是一些系统的API，微软的朋友不会因为你记住他们多少个 API或者多少个类就会觉得你很了不起，你永远只是他们的客户，他们看重的是你口袋里的银子。我也做过系统内核，我也封装过很多API，同样我也不会看重 那些使用这些API做二次开发的客户，除非他能够作出自己独到的设计。
至于有人认为C++ > C那更是让人笑掉大牙，不妨你去打听一下，现在有几个操作系统内核是用C++写的，又有几个实时系统用的是C++，当然我也不是说C++不好，但是目前的 内核和实时系统中C++还无法与C匹敌，至于说C++适合做应用系统的开发那是另外一回事。所以我的观点是不在于你用什么工具和语言，而在于你干什么工 作。你的设计体现了你的技术层次。
这样干了一年我觉得非常苦闷，做的大多数都是熟练工种的活，个人技术上没有太多的提高也看不到方向。所以决定离开这个城市去上海，寻求更好的发展，并且打算放弃我以前的MIS转到通信行业。
写到这里不能不提到我女朋友，我们是在来上海前半年认识的，她大四在我公司实习，公司派她给我写文档，我们的感情发展的很快。她告诉我很多事情，她家 原本是改革开放的第一批暴发户，她母亲爱打牌，输掉了几百万，还欠了很多债，她有男朋友，但是她对他没有感情，只因为他给了她母亲两万多块钱，后来还强迫 她写了四万块的借条，她男朋友背叛过她并且不止一次打她，现在逼她结婚不然就要她还钱。这人居然还是一个高校的老师！她母亲把父亲给她的学费花了，因为拖 欠学费她没有办法拿到毕业证。她母亲现在有病需要钱，我拿出了自己的一点积蓄并且跟朋友们借了一些，替她交了学费并给她母亲看病（后来才知道看病的钱又不 知所终，就连她母亲是不是有病我都不知道，但她也是没有办法）。这个时候我家知道了一些事情，坚决反对我和她在一起，她原来的男朋友也极力破坏。无奈之下 我们决定早一点离开这个伤心的城市，并且瞒着我们家。由于时间仓促，我只准备了4000块钱，她仅有的几百块钱也被她母亲要去了，我买了三张票，一张是中 午的，两张是晚上的，中午我的家人把我送上船，他们一离开我就下了船，我和她乘坐晚上的船离开了这个我和她生活了很多年的城市，带走的只是一身债务。没有 来过上海的我们两个性倔强，都不愿意去麻烦同学和朋友。来到上海是傍晚6点半，我们都不知道该去哪里，我们找了一个20块钱的旅馆，这个房间连窗户都没 有，7月份的天气酷热难耐，房间里非常闷热。第二天我们开始租房子，因为身上的钱不多，我们基本都是步行，花了一个星期时间，不知道在浦东转了多少圈后找 到了一个400块的房子，但是我们都不了解上海是付三压一，还要付半个月的中介费，买了一些锅碗瓢盆后，我们身上只有800块钱了，工作都还没有着落，这 800块钱要支持到我们拿到第一个月工资，为了省钱我们自己做饭，每天买菜只花两块钱，她非常喜欢吃（也可能她在大学经常挨饿的原因），看到她现在这样省 吃俭用我真的很不忍心。她以前的男朋友也没有放过她，经常打电话来骚扰，并且来上海看她，还说了不少恐吓她的话，她过于善良，说他以前毕竟帮助过她，叫我 不要与他一般见识。以后的每天在家就是苦等面试通知，原本我想迅速找一家MIS公司解决眼前的困难，但是她坚持让我不要放弃自己的理想，终于功夫不负有心 人，我找到了一家通信公司，4000块的工资虽然赶不上MIS公司给我开出的价位，但也够在上海生存。她也找到了工作，第一天上班她哭了，这是她来上海第 一次流泪，我心里很难受也很感动。
由于是全新的行业，我把自己降到了零点，我学的VC、Delphi、数据库派不上用场，摆在我面前的是嵌入式、协议、信令一些我从未接触过的知识。我 知道我没有退路，于是拼命的学习，我把自己当做一个应届毕业生一样，一分努力一分收获，半年过去我终于熟悉了工作，并且得到了公司的表彰，薪水也加了一 级。后面的日子里我们省吃俭用，把欠朋友的1万多块钱还了，日子终于上了正轨。这时女朋友告诉我她想考研究生，我也很支持，于是她辞职在家备考。
另外，在这里我要感谢我的ProjectManager，他原来是一个大通信公司的产品经理，对人非常和善，我从他那里学到了很多知识，而且他也给了 我许许多多无私的帮助。在工作上他给我充分的空间和信任。记得公司安排我维护一个接入服务器软件，由于代码量不算太小（5万行），资料和文档都不齐全，我 维护起来非常吃力，所以想重新把它做一遍，公司领导不太支持，可能觉得工作量太大，但是他极力支持我，私下里他让我放手去做，我的维护工作他挤时间做。在 他的支持下，我花了半年时间完成了接入服务器的软件，并且实现了一个相对完整的TCP/IP协议栈。在这里我学会了嵌入式系统设计、驱动开发、TCP /IP和很多通信的知识，我花了一年时间终于使自己从MIS开发转到了通信行业，并且站稳了脚跟。我的开发大量是对硬件的直接操作，不再受微软的操作系 统，VC、Delhpi这些开发工具的约束，我终于看到了另外一片天空。
我做事情喜欢追根问底，随着开发的深入，软件开发与硬件联系越来越紧密，硬件知识的匮乏又对我的发展产生了障碍，而且芯片技术基本上掌握在国外公司的 手里，这对做系统级设计是一个非常大的制约，一个新产品出来，第一道利润（也往往是最丰厚的利润）常常都被IC公司如Intel、Motorola赚去 了，国内的厂商只能喝点汤。所以我决心解决自己的硬件技术障碍，并打算离开通信行业，进入IC设计相关领域。
当然我明白如果我对硬件了解的非常少，没有哪家IC公司会仁慈到招我这样一个一窍不通的人来培训。所以我必须努力打好基础，学一些相关知识为以后做准 备。就像我开始从MIS转到通信一样，我看过大量通信方面的书，并且给一个ISP做过RADIUS计费分拣台，在这样的背景下这家通信公司才给了我这个机 会。我在的通信公司是做系统设计的，有不少PCB Layout硬件人员，平常我就注意向他们学习，由于我做的是软件，在公司看硬件资料不好意思，所以开始只好在家看，刚来上海工作我连续一年都在加班，后 来不加了，因为我要挤出时间学习，通常我12点左右睡，第二天5点半起，我上班比较早，地铁上如果人不多我也用来看书。学习当然不会是一帆风顺的，有些实 在不懂的问题就积累起来问硬件人员，他们的帮助使我学习进度快了很多，因为在没有人点拨的情况下自学，我的一半时间是花在解决疑难问题上，但这种问题经常 是别人的一句话就可以让我豁然开朗，我非常庆幸我有这样的学习环境。在后面的一年里，我学会了看硬件原理图，学会了简单的硬件设计（模拟电路方面还有不小 的差距），事情就是这样的，当你安安份份做软件，别人永远认为你是软件开发人员，在你开始学习硬件时别人未必会认同，有位中兴通讯的朋友还对我说过，一个 人不可能把所有东西都学完。我也明白这一点，但我希望自己做的更好。但当你熟悉硬件后大家又会觉得你好像原本就是软硬件都懂的，同事们也都习以为常了。这 个时候我可以把硬件资料堂堂正正的拿到公司看，没有人再大惊小怪了。让我比较自豪的是我通过自己的努力做了一个IAD（软交换的终端设备）系统方案，包含 软硬件的选型、设计等内容，这个方案得到了公司和同事们的认同，让我感到非常欣慰。
技术是相辅相成的，当我的硬件有了一定的进步后，我的软件设计也有了很大的提高，我可以从更深层次理解问题，我做的接入服务器CPU是 Motorola PowerPC860，熟悉的朋友都知道860 QMC与软件的批量数据传输通常采用BD表的方式，硬件人员做驱动的时候习惯采用固定BD表，每接收或发送数据都将数据从BD表拷贝到用户Buffer， 或从用户Buffer拷贝到BD表，由于理解的比较深入，我自己重新实现了这个过程，采用动态BD表的方式，驱动从一个网口接收数据，提交给我的软件进行 三层交换，直至从另外的接口发送出去，没有进行一次拷贝。这样的设计大大提高了性能，使系统的指标接近理论值。软硬件的结合使我的设计水平上了一个台阶。 我现在写的这个操作系统，编译后我把程序反编译成汇编，找出其中不优化的代码，然后在C程序中进行调整。举个例子，很多CPU没有专门的乘法指令，这个大 家应该都知道，在这种CPU上进行一个乘法操作常常会花费大量的指令周期，有的朋友会说这个我知道，我会尽量避免采用×号，但是事情往往不是那么简单，你 知道 C语言中数组的下标操作是怎么实现的吗？仔细看看反汇编的代码你就会明白，同样是通过下标的定位操作，C编译器会有时候会产生位移指令，但有时候会用乘法 实现，两者效率往往是天壤之别，所以明白这些问题你才能将系统性能提升到极致。这些问题就不多说了，有兴趣的话以后可以共同探讨。
话说远一点，我由衷的希望在软件上做的比较深入的朋友们有机会学学硬件以及其它相关知识，尤其是做底层开发和嵌入式设计的。这对软件技术的提高有非常 大的帮助，否则很多事情你只知道该这样但不会明白为什么该这样。我这个观点在我现在的IC公司Project Manager那里也得到了验证。他告诉我们公司现在的802.11芯片产品的软件经理原本是做该芯片硬件设计的，某某某原本是做软件的，现在在做IC， 类似的例子还有很多，只是在国内这样的风气不是非常流行。
我有一些心得体会与大家分享，只有当我干好本职工作后，我才会学习与工作关系不大的技术，这样公司的上司才不至于反感，在入门阶段的问题我通常不去问 那些资深人士，而是问一些资历比较浅的朋友，比如刚毕业不久的学生，因为他们往往会跟你详细的讲解，而资深人士通常觉得你的问题太简单，所以回答的也很简 单，我又不好意思多问。等技术上了一定的层次后我才会问他们，他们也能给你比较深入的回答。另外，有些朋友说我机会比较好，他们也希望能从事新的工作可惜 没有机会，我听了只有苦笑，我的机会了解的人都应该知道，我没有出生在什么IT世家：）也没有谁一路提拔我，所有的路都是自己走出来的，我母亲去世比较 早，我的后母（我叫她阿姨）看着我努力过来的，一次她看我大年30还在写程序，她说像我这样努力木头都能学出来。
我的最终目的是IC而不是PCB，所以我下一步的准备开始学习IC设计的知识。公司的同事没有懂IC设计的，后面的路又要靠自己了，我买了不少相关的 书，在网上也查了很多的资料，我花了大量的时间去学习VHDL，并且用软件进行了一些简单的设计和仿真（没有设计ASIC，只是针对FPGA），随着学习 的深入，我渐渐明白了IC设计的基本流程，同时也明白了这条路的艰辛。这个时候我已经做好了跳槽的准备，我向一家业界有一定知名度的IC设计公司投了简 历，并通过了漫长的面试（4个多小时）。其他的一切我都比较满意，唯独薪资差强人意，我也明白原因，因为我是这个行业的新人，我没有经验，我再一次将自己 清零了。公司老板问我6000多一个月能不能接受，我知道他也是照章办事。想想我通信行业的朋友们，基本上都是年薪10万以上，月薪过万的也比比皆是，朋 友们也帮我介绍了不少待遇不错的公司，我该怎么选择，当时我很犹豫，我热爱我的事业，我向往我的追求，但我也是一个普通的人，我也需要养家糊口，我也想早 一点买房买车。生活给我出了一道难题。
爱因斯坦在63岁时说过“一个人没有在30岁以前达成科学上的最大成就，那他永远都不会有。”这句话给了我很大的压力和震动，我马上就26岁了，离 30只有四年时间，我必须抓紧这几年宝贵的时间，努力达到我技术上的最高峰。为了这个理想，为了能离自己的梦更近一些，我选择了这家IC公司，我明白自己 的薪资和公司刚进来的硕士研究生相差无几，但为了今后的发展只能忍受，一切又得重新开始。换行业是一个非常痛苦的过程，尤其从一个春风得意的位置换到一个 陌生的岗位，感觉象从温暖的被子里钻出来跳进冰水中，让人难以接受。在原来那家通信公司，我是唯一两年时间涨了五次工资的员工，公司和同事都给了我极大的 认可，工作上也常常被委以重任。但现在这一切都成了过去，在新的公司我只是一个新人,没有人知道也没有人在意我过去的成绩。我决定重新开始，我把自己看作 新毕业的学生，我要用自己的努力得到公司的认可。进入新的行业是非常痛苦的，我告诉自己必须忍受这一切，虽然外面有很多诱惑，但是既然作出了选择我就不允 许自己轻易放弃。
我现在已经在这家新公司上了一个多月的班，开始非常艰难，现在慢慢适应了。第一 个月结束时，Team Leader找我谈话，说我是新进员工中最优秀的一个，我心里很欣慰，这也算对我努力的一个肯定吧。在这里还要感谢我的女朋友，她给了我很大的支持和鼓 舞，每次在我动摇的时候她都在鼓励我，让我坚持自己的理想，刚来上海是她让我不要勉强去做MIS，这次也是她让我顶住了月薪过万的诱惑，没有她我可能不会 有今天的成绩。现在的公司有自己的操作系统，自己的CPU、DSP和其它芯片，在这里我能学到世界上最先进的技术，我们的设计开发不再完全依赖别人的硬件 和系统，这让我很开心。我打算等工作步入正轨后，全力学习新的知识，实现我的理想。在后面的两年里我给自己定下了几个目标：
努力做好本职工作，在工作上得到公司和同事们的认同；
努力学习IC硬件设计知识，多向同事请教，并利用一切机会多实践；
实现我的实时操作系统的主要部分，完成TCP/IP协议栈模块，并免费发布源代码；
和我女朋友结婚并买一套小房子，这是最重要的，因为我明白事业是可以重来的，但是珍贵的感情很难失而复得。
在这里提一下我现在开发的操作系统，它是一个实时嵌入式系统，目前支持：
a.时间片轮转调度和基于优先级调度，最多64个优先级；
b.抢占式实时内核；
c.为了便于移植，主体用标准C实现；
d.汇编代码非常少，不到100行；
e.支持任务管理，各任务有独立的堆栈；
f.进程同步和通信目前完成了Semaphore，Message Queue正在调试；
g.实现了定时系统调用；
h.可以在windows上仿真调试
我还打算下一步实现优先级反转保护，Event Flag，Data Pipe，内存管理（以前实现过）、驱动接口等。 在这之后我还会努力完善它，比如加入文件系统，协议栈、调试接口等。希望朋友们提出自己的意见和建议，在此不胜感激！
就像有的朋友说的，我的经历或许会给一些朋友产生误导，在这里我必须说明一下。我来上海以前学习过于拼命，常常晚上只睡3个多小时，我身高1米71， 那时只有108斤（我现在130多），家人也说我这样拼命活不过60岁，但是当时的我太固执，我对他们说只要能实现理想活50岁我就够了。那时的拼命使我 的身体受到了影响，有一次早上突然腰肌剧痛难忍，痛的我倒在床上站不起来。虽然我现在已经比较注意，但有时候还会隐隐作痛。后来在女朋友说服了我，来上海 以后我不再如此。我经常引用父亲的一句话，而且我也发现拼命不是办法，我可以熬一两个通宵，最多的一次我连续工作了三天三夜，但是我半个月都没有恢复过 来，这样是不是得不偿失？
学习工作应该是一个长期的过程，像马拉松而不是百米冲刺。我现在非常注意调整学习和工作的强度，我要保证每天尽量有相对充沛的精 力，一些年轻的朋友觉得自己也应该拼命努力，这让我多少有些担心，如果我的故事能让你在学习工作上多一点兴趣，我会感到很开心，但如果误导了某些朋友，让 你做一些不值得的付出，我会感到很内疚。

㈣ FPGA从事的工作是什么啊

FPGA从事的工作主要分为硬件部分和软件部分：硬件工程师主要根据FPGA的数据手册分析其内部构架，工作环境及相关驱动条件来构造硬件平台，需具备良好的英语水平，深厚的模电数电功底，电路与系统、信号完整性及EMC相关知识，和精通一款制图软件；

FPGA软件工程师主要负责一些相关的算法，并以软件代码加以实现，你做什么行业的产品就要掌握什么行业的一系列专业课程，和一种编程语言（V/VHDL）-硬件描述语言。

FPGA（Field－Programmable Gate Array）是现场可编程门阵列的简称，简单来说是一种逻辑数字电路设计的方法。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

拓展资料：

FPGA

基础问题

FPGA的基础就是数字电路和VHDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Verilog语言容易上手，而且，一般大型企业都是用Verilog语言，VHDL语言规范，易读性强，所以一般军工都用VHDL。

工具问题

熟悉几个常用的就可以的，开发环境Quartus II ，或ISE 就可以了，这两个基本是相通的，会了哪一个，另外的那个也就很Easy了。功能仿真建议使用Modelsim ，如果你是做芯片的，就可以学学别的仿真工具，做FPGA的，Modelsim就足够了。综合工具一般用Synplify，初学先不用太关心这个，用Quartus综合就OK了。

思想问题

对于初学者，特别是从软件转过来的，设计的程序既费资源又速度慢，而且很有可能综合不了，这就要求我们熟悉一些固定模块的写法，可综合的模块很多书上都有，语言介绍上都有，不要想当然的用软件的思想去写硬件。在学习FPGA开发过程，首先要对电路设计熟悉，明白电路的工作过程：电路是并行执行。

习惯问题

FPGA学习要多练习，多仿真，signaltapII是很好的工具，可以看到每个信号的真实值，建议初学者一定要自己多动手，光看书是没用的。关于英文文档问题，如果要学会Quartus II的所有功能，只要看它的handbook就可以了，很详细，对于IT行业的人，大部分知识来源都是英文文档，一定要耐心看，会从中收获很多的。

算法问题

做FPGA的工程师，最后一般都是专攻算法了，这些基础知识都是顺手捏来的，如果你没有做好搞理论的准备，学FPGA始终只能停留在初级阶段上。对于初学者，数字信号处理是基础，应该好好理解，往更深的方向，不用什么都学，根据你以后从事的方向，比如说通信、图像处理，雷达、声纳、导航定位等。

㈤ fpga系统论文哪个数据库里搜

FPGA系统设计中硬件资源分配的分析与研究 摘要:基于FPGA(现场可编程门阵列)的电子系统设计中,需要用户充分了解芯片内部的各项 资源利用情况,包括逻辑单元、RAM、I/O单元、DSP(数字信号处理器)等,以在各种资源利用之间达到 一种平衡,从而最大限度地发挥器件的功用。文中研究了基于FPGA的电子系统设计中资源分配问 题,以设计基于FPGA的多首音乐演奏芯片为例,说明了两种设计方案,并以Altera公司的FPGA为研 究对象,在QuartusⅡ5. 0设计平台下得到了不同方案中硬件资源的分配情况,并对实验结果进行了分 析与比较。由实验结果可知,对于同一设计任务,采用不同设计方法所占用的FPGA硬件资源是不同 的。 关键词:FPGA;音乐演奏芯片;高速集成硬件描述语言;资源分配 0引言 FPGA(现场可编程门阵列)作为未来数字系统的 三大基石(FPGA、DSP(数字信号处理器)和CPU)之 一,成为目前硬件设计研究的热点。与传统电路设计 方法相比, FPGA具有功能强大、开发过程投资小、周 期短、可反复编程修改、保密性能好、开发工具智能化 等特点。我国可编程逻辑器件设计技术落后于国外, 目前立足工程实践,系统地介绍最新FPGA设计方法 的中文书籍较为贫乏。在这种情况下, FPGA设计工 程师们苦于没有完备的设计方法学来指导,没有系统 的设计技术帮他们将设计做得最优化。而当一个设计 在实现时,由于其中一种或多种资源数量上的限制,造 成设计不能实现到目标器件中,这时就需要对资源利 用进行优化[1]。 本文从资源分配角度讨论FPGA设计中资源优化 问题,以学会灵活地使用FPGA硬件资源为目的,以基 于FPGA的多首音乐演奏芯片的设计为例,讨论了两 种不同的实现方案,以及这两种方案不同的硬件资源 占用情况。 1系统要求及基本原理 1. 1系统要求 当今的电子设计自动化技术采用自顶向下的设计 方法[2],从系统要求描述到系统方案确立再到系统实 现,逐层实现。为了说明在实践中FPGA的设计方法 及芯片的资源分配问题,本文以一个设计实例来说明。 首先,给出本设计的系统要求:用两种不同方法实现基 于FPGA的多首音乐演奏芯片的设计,灵活使用FPGA 不同类型的资源,并对不同方案进行资源使用分析。 1. 2基本原理 音调和音长是乐曲的两大要素。乐谱中的每一音 符对应着一个确定的频率值(音调),而音乐的节奏即 是每个音符的持续时间(音长)。因此,设计一个基于 FPGA的音乐演奏芯片,实际上只要控制FPGA某个引 脚输出一定频率的矩形波,将矩形波输出到扬声器发 声系统即可听到乐曲[3]。 1. 3音符与分频系数及分频预置数的关系 为了产生各音符的频率,本文采用对一个基准时 钟进行不同分频系数分频的方法。分频算法由一个初 值可变的12位加法计数器实现,该计数器的计数初值 由分频系数决定,计数器的模为213-1=8 191,当计 数器计满时,计数器产生一个溢出信号,此溢出信号用 作发音的频率信号。本文实验中取4 MHz的基准频 率,根据下面两表达式得到对应于各音符的分频系数 及分频预置数: 分频系数=基准频率音符的频率值(1) 分频预置数=8 191-分频系数(2) 1. 4音长的控制 如所演奏的音乐最小的节拍为1/4,将1拍的时 长定为1 s,则只需要提供一个4 Hz的时钟频率即可 以产生1/4拍的时长,占用时间较长的节拍只需将该 音调连续记录几次即可。 3. 2两种方案的比较研究 3. 2. 1两种方案的结构不同 方案1由一个完整的VHDL程序实现,系统中每 一个功能模块由程序中相应的进程完成,并不需要其 他工具来辅助,思路比较清晰。但是写入音符部分程 序稍显冗长,特别是在实现多首音乐播放功能时,程序 大量重复。 方案2将系统中的各个功能赋予了相应的独立模 块,结构清晰,易于调试。同时,方案采用LPM-ROM 存储音符,更换音乐时只要修改LPM-ROM对应的 mif数据文件即可,不需要重写程序,设计具有移植性 和灵活性。 3. 2. 2两种方案占用FPGA资源不同 由于这两种方案完全不同的结构,使其对于器件 的资源利用是完全不同的。采用方案1设计,系统占 用了EFF10K10LC84-4器件43% (247/576)的逻辑资 源,但是没有使用器件内部的RAM资源。方案2的逻 辑资源占用率为15% (84/576),器件内部的存储资源 占用率为33% (2 048/6 144)。 从本质上讲,本实验结果表明的也是一个逻辑资 源与存储资源之间的相互转换和折衷的问题,可以用 一部分逻辑资源来替代存储资源,也可以用一部分存 储资源来替代逻辑资源。实验表明,在某些实际的设 计中,设计方案的选择与资源分配问题息息相关。 4结束语 在FPGA设计中,需要用户充分了解芯片内部的 各项资源利用情况,包括逻辑单元、RAM、I/O单元、 DSP等,以在各种资源利用之间达到一种平衡,从而最 大限度地发挥器件的功用。实验采用两种设计方案实 现了基于FPGA的多首音乐演奏芯片,该实验通过不 同的方案对FPGA资源作了灵活的分配,并用数据说 明问题。因此,在一些设计场合,如果某些专用硬件模 块(诸如RAM)资源不够用,而逻辑单元资源丰富,同 样可以用逻辑单元实现这些专用硬件模块,以平衡设 计的资源使用,同时提高设计的性能,反之亦然。这些 在实践中得到的经验对于初学者来说相当宝贵,同时 也使我们对FPGA内部结构有了进一步的认识。 参考文献 [1]吴继华,王诚. Altera FPGA/CPLD设计[M].北京:人民 邮电出版社, 2005. [2]李东生.电子设计自动化与IC设计[M].北京:高等教育 出版社, 2004. [3]饶敏,邱德慧,符宇同. EDA设计乐曲硬件演奏电路[J]. 微计算机信息, 2007, 23(11-2): 298-300. [4]谭会生,张昌凡. EDA技术及应用[M].西安:西安电子 科技大学出版社, 2001.

㈥ 如何将数据库设置在FPGA芯片的内部片内ROM中

使用coe文件，在ise帮助中输入coe即可找到coe文件格式

㈦ 基于FPGA的信号发生器 的TESTBENCH（测试文本）程序怎么编

1．激励的设置

相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。

方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。

eg：

inout [0:0] bi_dir_port;

wire [0:0] bi_dir_port;

reg [0:0] bi_dir_port_reg;

reg bi_dir_port_oe;

assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;

用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)

方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：

mole test();

wire data_inout;

reg data_reg;

reg link;

#xx; //延时

force data_inout=1'bx; //强制作为输入端口

...............

#xx;

release data_inout; //释放输入端口

endmole

从文本文件中读取和写入向量

1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：

reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器mem

initial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中

initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终

2）输出文本文件：打开输出文件用?$fopen 例如：

integer out_file; // out_file 是一个文件描述，需要定义为 integer类型

out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本

设计中的信号值可以通过$fmonitor, $fdisplay,

2. Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索
使用库文件或库目录,只编译需要的模块而不必全部编译

3．Verilog Testbench信号记录的系统任务:

1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open("waves.shm"); //打开波形数据库
$shm_probe(top, "AS"); // set probe on "top",
第二个参数: A -- signals of the specific scrope
S -- Ports of the specified scope and below, excluding library cells
C -- Ports of the specified scope and below, including library cells
AS -- Signals of the specified scope and below, excluding library cells
AC -- Signals of the specified scope and below, including library cells
还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"
什么都不加表示当前scope的ports;
$shm_close //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
ex). $mpfile("filename"); //打开数据库
$mpvars(1, top.u1); //scope = top.u1, depth = 1
第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
$mpvars; //depth = all scope = all
$mpvars(0); //depth = all scope = current
$mpvars(1, top.u1); //depth = 1 scope = top.u1
$mpoff //暂停记录数据改变,信号变化不写入库文件中
$mpon //重新恢复记录
3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH
(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option.
ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限

在记录信号或者波形时需要指出被记录信号的路径，如：tb.mole.u1.clk.

………………………………………………………………………………………………………

关于信号记录的系统任务的说明：

在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin

$shm_open("waves.shm");

$shm_probe("要记录信号的路径“，”AS“）；

＃10000

$shm_close; 即可。

4. ncverilog编译的顺序: ncverilog file1 file2 ....
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是
从后到前,就先编译file2然后才是file2.

5. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin force sig1 = 1'b1; ... ; release sig1; end
force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.

6．加载测试向量时，避免在时钟的上下沿变化

为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：

assign #5 c=a^b

……

@(posedge clk) #(0.1*`cycle) A=1;

******************************************************************************

//testbench的波形输出

mole top;

...

initial

begin

$mpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.

$mpvars(1,top); //存储top这一层的所有信号数据

$mpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)

$mpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)

$mpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号

end

endmole

//产生随机数,seed是种子

$random(seed);

ex: din <= $random(20);

//仿真时间,为unsigned型的64位数据

$time

ex:

...

time condition_happen_time;

...

condition_happen_time = $time;

...

$monitor($time,"data output = %d", dout);

...

//参数

parameter para1 = 10,

para2 = 20,

para3 = 30;

//显示任务

$display();

//监视任务

$monitor();

//延迟模型

specify

...

//describ pin-to-pin delay

endspecify

ex:

mole nand_or(Y,A,B,C);

input A,B,C;

output Y;

AND2 #0.2 (N,A,B);

OR2 #0.1 (Y,C,N);

specify

(A*->Y) = 0.2;

(B*->Y) = 0.3;

(C*->Y) = 0.1;

endspecify

endmole

//时间刻度

`timescale 单位时间/时间精确度

//文件I/O

1.打开文件

integer file_id;

file_id = fopen("file_path/file_name");

2.写入文件

//$fmonitor只要有变化就一直记录

$fmonitor(file_id, "%format_char", parameter);

eg:$fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);

//$fwrite需要触发条件才记录

$fwrite(file_id, "%format_char", parameter);

//$fdisplay需要触发条件才记录

$fdisplay(file_id, "%format_char", parameter);

$fstrobe();

3.读取文件

integer file_id;

file_id = $fread("file_path/file_name", "r");

4.关闭文件

$fclose(fjile_id);

5.由文件设定存储器初值

$readmemh("file_name", memory_name"); //初始化数据为十六进制

$readmemb("file_name", memory_name"); //初始化数据为二进制

//仿真控制

$finish(parameter); //parameter = 0,1,2

$stop(parameter);

//读入SDF文件

$sdf_annotate("sdf_file_name", mole_instance, "scale_factors");

//mole_instance: sdf文件所对应的instance名.

//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数

//generate语句,在Verilog-2001中定义.用于表达重复性动作

//必须事先声明genvar类型变量作为generate循环的指标

eg:

genvar i;

generate for(i = 0; i < 4; i = i + 1)

begin

assign = din[i] = i % 2;

end

endgenerate

//资源共享

always @(A or B or C or D)

sum = sel ? (A+B):(C+D);

//上面例子使用两个加法器和一个MUX,面积大

//下面例子使用一个加法器和两个MUX,面积小

always @(A or B or C or D)

begin

tmp1 = sel ? A:C;

tmp2 = sel ? B:D;

end

always @(tmp1 or tmp2)

sum = tmp1 + tmp2;

******************************************************************************

模板：

mole testbench; //定义一个没有输入输出的mole

reg …… //将DUT的输入定义为reg类型

……

wire…… //将DUT的输出定义为wire类型

……

//在这里例化DUT

initial

begin

…… //在这里添加激励(可以有多个这样的结构)

end

always…… //通常在这里定义时钟信号

initial

//在这里添加比较语句(可选)

end

initial

//在这里添加输出语句(在屏幕上显示仿真结果)

end

endmole

一下介绍一些书写Testbench的技巧：

1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。

2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出

㈧ 基于FPGA的数据采集的系统研究 相关的英文文献和翻译

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2010年3月 万方数据库、cnki知网或者维普数据库免费账号

网络搜索“小米粒资源网”，就能出来链接

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㈨ 数据库原理与设计、Java程序设计、FPGA技术及应用、电工技术 这几样都是什么课

数据库原理与设计课程是设计数据库的，一般用的数据库有MySql,MS SQL,Oracle等。数据库保存数据，而不用文本文件保存。
Java程序设计，就是编程语言，多用于网站后台编写，安卓程序编写。
FPGA技术及应用，用于FPGA开发，开发硬件的。
电工技术，大学中的电工技术会讲一些电路的知识，例如诺顿，戴维宁电路，电压控制电流源。