算法的硬件实现

⑴ 硬件与算法融合成行业趋势，浅谈联发科与虹软的合作

随着手机市场进入存量时代，作为差异化卖点，AI成为芯片/终端厂家们继5G之后又一个发力点。日前，虹软对外表示，其与联发科保持战略协作，通过“芯片+算法”的深度适配，将给行业带来更大的活力和想象力。对此业内人士也指出，虹软已经为联发科的多款处理器提供算法支持，例如配合天玑芯片的APU实现诸如景深增强、AI色彩处理、暗光环境自动降噪等强化拍摄功能，二者接下来或将酝酿更大动作。

联发科和虹软的近期的动态十分频密，例如联发科日前新发布的天玑920/天玑810均搭载虹软算法，主打摄影卖点的天玑810即使用来自虹软的AI-Color技术，可通过算法实现锐利边缘的自然过度虚化。让拍摄的人像更突出，实现“主角光环”效果。实际上这并不是联发科与虹软的第一次合作，稍早发布的天玑1200就采用了虹软的超级全景AI夜景算法，实现了低光场景下也能获得高质量和准确的拼接效果，同时对噪音和细节进行大幅度的提升，另外在此之前的 Helio P90、P70 等产品也均有虹软的身影。

联发科与虹软的合作，其实只是联发科“算法+硬件”战略的其中一环。要实现AI的可用化，强有力的硬件首先必不可少。联发科在AI硬件上的发力其实已经耕耘数年，例如早在2018年，联发科推出的 Helio P60就搭载了专门负责AI运算的APU单元，以及对应的NeuroPilot AI平台，率先在行业开启了AI专核专用。历经多代产品的迭代，联发科在APU的运算性能、多核协作、功耗优化都有明显提升搭载APU的联发科多款芯片更多次登顶苏黎世AI-benchmark平台，其研发实力可见一斑。

除了强劲的AI硬件性能以外，联发科进一步协同产业伙伴完善其 AI 生态，例如在软件、算法和应用方面就携手虹软、旷视、商汤等国内外知名AI算法企业。通过引入包括加密人脸识别、3D人体姿态识别追踪等诸多算法层面技术。通过这些算法，APU能支持包括支付级人脸解锁识别、全自动视频瘦体美颜等诸多功能，大大拓展了AI的使用领域，强力普及了近些年AI 在智能设备上的应用。

根据信息显示，目前联发科的APU平台目前已经迭代到3.0版本，主流的天玑 5G 移动芯片均有搭载相关功能，可以说为终端设备提供了可靠的AI算力支持。落地在应用方面，常见的AI场景识别、智能翻译、AI摄影辅助等功能均是来自 AI专核的支持，当然更值得一提的是，APU 3.0针对5G网络的特别优化才是最大的特色。以当前流行的短视频为例，通常系统都会对原片进行压缩，而搭载APU 3.0的天玑5G 移动芯片则可以通过APU算法实现“画质提升”效果，让低画质视频高清化，大大提高了短视频用户的观看体验。

除了画质提升外，联发科的 APU 还进一步扩展到系统应用上，例如最新的天玑820搭载的 APU 就能支持独家多任务排程技术，将任务排程进行切割，让两个任务可以兼顾完成，例如用户录制视频的时候，视频录制和拍照可以同时进行互不干扰，还能保证视频和拍照的品质。此外，AI视频模糊消除功能也十分强大，通过AI算法对视频的画面影像进行切割、去模糊，可实时还原模糊的影像，即便拍视频时手抖也不怕出现模糊的画面，让用户在拍摄短视频时不惧抖动。

在应用和系统的基础上，联发科进一步完善 AI 生态，例如其就实现了API层面的开放，通过NeuroPilot SDK，终端厂家的开发人员可以用更贴近硬件的方式编码开发，为充分发挥APU的潜力提供了有力支持。譬如小米通过将天玑820的APU 3.0与其自研的MACE深度学习框架集合，成功让Redmi 10X系列5G手机拥有了AI场景识别、AI人像留色、AI实时背景虚化等丰富的摄影应用，让用户们的拍摄体验有了不错的提升。

除了手机芯片外，联发科还将AI平台延伸到了智能家居、电视、AIoT、平板电脑等诸多应用场景，打算形成一套完整的AI生态应用场景链条。当下，联发科的AI产业伙伴涵盖了终端厂家、算法企业、软件巨头，包括腾讯、阿里、亚马逊等知名企业均在其中，可见联发科在AI方面确实投入了不少资源。

总的来说，联发科的“算法+硬件”战略目前来看是取得了不错的成效。根据CINNO Research的数据，联发科在六月的SoC出货量持续上升，同比增长56.5%。但诚如上文所言，手机为首的消费电子产品已经进入存量时代。三星、苹果、英特尔等大厂都在尽力拓展AI技术的使用场景，从AIoT到智能 汽车 ，一场AI竞赛正在紧锣密鼓地进行。目前联发科已经强力布局其 5C 市场，我们预估其也会在AI领域展开新一轮的动作，我们不妨静观其表现。

⑵ 计算机组成原理是什么

计算机组成原理是什么

计算机组成指的是系统结构的逻辑实现，包括机器机内的数据流和控制流的组成及逻辑设计等。计算机由什么组成的，有什么原理呢?下面我为大家分析一下!

【计算机性能指标】

计算机的性能指标主要是CPU性能指标、存储器性能指标和I/O吞吐率。

处理机字长：是指处理机运算器中一次能够完成二进制运算的位数。

总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。

存储器带宽：单位时间内从存储器读出事物二进制数信息量，一般用字节数/秒表示。

主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率(f)叫CPU的主频。主频的倒数称为CPU的周期(T)。

CPI：表示每条指令周期数，即执行一般程序所占用的CPU时间，

CPU执行时间=CPU时钟周期数*CPU时钟周期

MIPS：表示平均每秒执行多少百万条定点指令数，

FLOPS:表示每秒执行浮点操作的次数，用来衡量机器浮点操作的性能。

FLOPS=程序中的浮点操作次数/程序执行时间(s)

【定点数的表示和运算】

一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有纯小数和纯整数两种表示方法。在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的嫌族符号位由两数的符号位按异或运算得到，而乘积的数值部分则者者仔是两个正数相乘之积。两个原码表示的数相除时，商的符号位由两数的符号按位相加求得，商的数值部分由两数的数值部分相除求得。

【算数逻辑单元ALU】

为运算器构造的简单性，运算方法中算数运算通常采用补码加、减法，原码乘除法或补码乘除法。为了运算器的高速性和控制的简单性，采用了先行进位、阵列乘除法、流水线等并行技术措施。ALU不仅具有多种算术运算和逻辑运算的功能，而且具有先行进位逻辑，从而能实现高速运算。

【存储器的分类】

按存储介质，用半导体器件组成的存储器称为半导体存储器，用磁性材料做成的存储器称为磁表面存储首汪器;作为存储介质的基本要求，必须有两个明显区别的物理状态，分别用来表示二进制的代码0和1。另一方面，存储器的存取速度又取决于这种物理状态的改变速度。

按存取方式，存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的位置无关的存储器称为随机存储器，存储器只能按某种顺序来存取，即存取时间和存储单元的物理位置有关的存储器称为顺序存储器;半导体存储器是随机存储器，RAM和ROM都是采用随机存取的方式进行信息访问，磁带存储器是顺序存储器。

按信息易失性，断电后信息消失的存储器称为易失性存储器，断电后仍能保存信息的存储器称为非易失性存储器;半导体读写存储器RAM是易失性存储器，ROM是非易失性存储器，磁性材料做成的存储器是非易失性存储器。

按存储内容可变性，有些半导体存储器存储的内容是固定不变的，即只能读出而不能写入，这种半导体存储器称为只读存储器(ROM)，既能读出又能写入的半导体存储器称为随机读写存储器(RAM);

按系统中的作用，可分为内部存储器、外部存储器;又可分为主存储器、高速缓冲存储器、辅助存储器、控制存储器;半导体存储器是内部存储器，磁盘是外部存储器，又是辅助存储器。

【存储器的层次化结构】

目前在计算机系统中，通常采用多级存储器体系结构，即使用高级缓冲存储器(cache)、主存储器和外存储器。CPU能直接访问的存储器称为内存储器，它包括cache和主存储器。CPU不能直接访问外存储器，外存储器的信息必须调入内存储器后才能为CPU进行处理。cache是计算机系统中的一个高速小容量半导体存储器，在计算机中利用cache来高速存取指令和数据。cache的工作原理基于程序运行中具有的空间局部性和时间局部性特征。cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。与主存容量相比。cache的容量很小，它保存的内容只是主存内容的一个子集，且cache与主存的数据交换是以块为单位。主存储器是计算机系统的主要存储器，由MOS半导体存储器组成，用来存放计算机运行期间的大量程序和数据，能和cache交换数据和指令。外存储器是大容量辅助存储器，通常用来存放系统程序和大型数据文件及数据库。

存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。存取时间、存储周期、存储器带宽三个概念反映了主存的速度指标。

存取时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间，存取时间又称存储器访问时间。

存储周期：指连续两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间。

“位(bit)”是电子计算机中最小的数据单位，每一位的状态只能是0或1。8个二进制位构成一个“字节(Byte)”,字节是储存空间的基本计量单位，一个字节可以储存一个英文字母，2个字节可以储存一个汉子。“字”由若干字节构成，字的位数叫作字长，不同档次的机器有不同的字长。存储器的基本单位字节的长度是8 bit。表示主存容量的常用单位字节B，是基本单位。此外还有KB、MB、GB、TB。一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，均可以存储一位二进制代码。这个二进制代码位是存储器中最小的存储单位，称为存储位元。

所有的SRAM的特征是用一个锁存器(触发器)作为存储元，触发器具有两个稳定的状态，只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1或0状态;如果电源断电，那么存储的数据(1或0)就会丢失。SRAM是易失性存储器。半导体静态存储器 SRAM 的存储原理是依靠双稳态电路。SRAM存储器的存储元是一个触发器，它具有两个稳定的状态。SRAM的优点是存取速度快，但存储容量不如DRAM大。动态MOS随机读写存储器DRAM的存储容量极大，通常用作计算机的主存储器。主存也可以用SRAM实现，只是成本高。与SRAM相比，DRAM成本低、功耗低，但需要刷新。动态RAM存储信息依靠的是电容。DRAM存储器的存储元是由一个MOS晶体管和电容器组成的记忆电路，其中MOS晶体管作为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现--当电容器充满电荷时，代表储存了1，当电容器放电没有电荷时，代表存储了0。读出过程也是刷新过程。输入缓冲期与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。与SRAM不同的是：DRAM增加了行地址锁存器和列地址锁存器，增加了刷新计数器和相应的控制电路。DRAM比SRAM集成度更高。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的信息。DRAM是易失性存储器。一次读操作会自动地刷新选中行中的所有存储位元。然而通常情况下，人们不能准确地预知读操作出现的频率，因此无法阻止数据丢失。在这种情况下，必须对DRAM进行定期刷新。DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。DRAM存储器有读周期、写周期和刷新周期，刷新周期比读/写周期有更高的优先权。DRAM存储器需要逐行进行定时刷新，以使不因存储信息的电容漏电而造成信息丢失。另外，DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读出信息予以充电再生。动态MOS随机读写存储器DRAM的存储容量极大，通常用作计算机的主存储器。SRAM和DRAM都是随机读写存储器，它们的特点是数据可读可写。ROM叫作只读存储器，在它工作时只能读出，不能写入，其中存储的原始数据必须在它工作以前写入。FLASH叫作闪存存储器，是高密度非易失性的读/写存储器，高密度意味着它具有巨大比特数目的存储容量，非易失性意味着存放的数据在没有电源的情况下可以长期保存。FLASH存储元是在EPROM存储元基础上发展起来的。闪存存储器有三个主要的基本操作，它们是编程操作、读取操作和擦除操作。可编程ROM有PROM、EPROM、EEPROM。其中，PROM是一次性编程。EPROM叫作光擦除可编程只读存储器，它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。EEPROM叫作电擦除可编程只读存储器，其储存元是一个具有两个栅极的NMOS管，这种存储器在出厂时，存储器内容为全“1”状态。使用时，可根据要求把某些存储元写“0”。EPROM是可改写的，但它不能用作为随机存储器用。

【主存储器与CPU的连接】

主储存器和CPU之间增加cache的目的是解决CPU和主存之间的`速度匹配问题。程序和数据存储在主存中，主存通常采用多体交叉存储器，以提高访问速度。cache是一个高速缓冲存储器，用以弥补主存和CPU速度上的差异。指令部件本身又构成一个流水线，它由取指令、指令译码、计算操作数地址、取操作数等几个过程段组成。指令队伍是一个先进先出(FIFO)的寄存器栈，用于存放经过译码的指令和取来的操作数。它也是由若干个过程段组成的流水线。执行部件可以具有多个算数逻辑运算部件，这些部件本身又用流水线方式构成。为了使存储器的存取时间能与流水线的其他各过程段的速度匹配，一般采用多体交叉存储器。执行段的速度匹配问题，通常采用并行的运算部件以及部件流水线的工作方式来解决。一般采用的方法包括：将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令;在浮点执行部件中，又有浮点加法部件和浮点乘/除部件，它们也可以同时执行不同的指令;浮点运算部件都以流水线方式工作。所谓资源相关，是指多条指令进入流水线后在同一机器时钟周期内争用同一个功能部件所发生的冲突。在一个程序中，如果必须等前一条指令 执行完毕后，才能执行后一条指令，那么这两条指令就是数据相关的。为了解决数据相关冲突，流水CPU的运算器中特意设置若干运算结果缓冲寄存器，暂时保留运算结果，以便于后继指令直接使用，这称为“向前”或定向传送技术。控制相关冲突是由转移指令引起的。当执行转移指令时，依据转移条件的产生结果，可能为顺序取下条指令;也可能转移到新的目标地址取指令，从而使流水线发生断流。为了减小转移指令对流水线性能的影响，常采用以下两种转移处理技术：由编译程序重排指令序列来实现的延迟转移法、硬件方法来实现的转移预测法。

【双口RAM和多模块存储器】

双端口存储器采用空间并行技术，能进行高速读/写操作。双端口存储器提供了两个相互独立的读写电路，可以对存储器中任意位置上的数据进行独立的存取操作。事实上双端口存储器也可以由DRAM构成。当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当两个端口同时存取存储器同一存储单元时，便发生冲突。总之，当两个端口均为开放状态且存取地址相同时，发生读写冲突。

一个由若干模块组成的主存储器是线性编址的，这些地址在各模块中的安排方式有两种：一种是顺序方式，一种是交叉方式。从定性分析，对连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储器的带宽，由于CPU的速度比主存快，假如能同时从主存取出n条指令，这必然会提高机器的运行速度。多模块交叉存储器是一种并行存储器结构。

【高速缓冲存储器(cache)】

cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。其原理基于程序运行中具有的空间局部性和时间局部性特征。cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。当前随着半导体器件集成度的进一步提高，cache已放入到CPU中，其工作速度接近于CPU的速度，从而能组成两级以上的cache系统。cache除包含SRAM外，还要有控制逻辑。若cache在CPU芯片外，它的控制逻辑一般与主存控制逻辑合成在一起，成为主存/cache控制器;若cache在CPU内，则由CPU提供它的控制逻辑。CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。一个块由若干字组成，是定长的。当CPU读取内存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址判断此字是否在cache中：若是，此字立即传送给CPU;若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。从CPU看，增加一个cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。为了达到这个目的，在所有的存储器访问中由cache满足CPU需要的部分应占很高的比例，即cache的命中率应接近于1.由于程序访问的局部性，实现这个目标是可能的。运算器由算数逻辑单元(ALU)、通用寄存器、数据缓冲寄存器DR和状态条件寄存器PSW组成，它是数据加工处理部件。运算器接受控制器的命令而进行动作，即运算器所进行的全部操作都是由控制器发出的控制信号来指挥的，所以它是执行部件。运算器有两个主要功能：(1)执行所有的算数运算;(2)执行所有的逻辑运算，并进行逻辑测试，如零值测试或两个值的比较。通常，一个算数操作产生一个运算结果，而一个逻辑操作则产生一个判决。

与主存容量相比，cache的容量很小，它保存的内容只是主存内容的一个子集，且cache与主存的数据交换是以块为单位。为了把主存块放到cache中，必须应用某种方法把主存地址定为到cache中，称做地址映射。“映射”的物理含义是确定位置的对应关系，并用硬件来实现。这样当CPU访问存储器时，它所给出的一个字的内存地址会自动变换成cache的地址。由于采用硬件，这个地址变换过程很快，软件人员丝毫感觉不到cache的存在，这种特性成为cache的透明性。地址映射方式有全相联方式、直接方式和组相联方式三种。在全相联映射中，将主存中一个块的地址(块号)与块的内容(字)一起存于cache的行中，其中块地址存于cache行的标记部分中。这种带全部块地址一起保存的方法，可使主存的一个块直接拷贝到cache中的任意一行上。全相联映射方式的检索过程：CPU访存指令指定了一个内存地址(包括主存和cache),为了快速检,指令中的块号与cache中所有行的标记同时在比较器中进行比较。如果块号命中，则按字地址从cache中读取一个字;如果块号未命中，则按内存地址从主存中读取这个字。在全相联cache中，全部标记用一个相联存储器来实现，全部数据用一个普通RAM来实现。全相联方式的主要缺点是比较器电路难于设计和实现，因此只适合于小容量cache采用。直接映射方式也是一种多对一的映射关系，但一个主存块只能拷贝到cache的一个特定行位置上去。直接映射方式的优点是硬件简单，成本低。缺点是每个主存块只有一个固定的行位置可存放，如果块号相距m整数倍的两个块存于同一cache行时，就要发生冲突。发生冲突时就要将原先存入的行换出去，但很可能过一段时间又要换入。频繁的置换会使cache的效率下降。因此直接映射方式适合于需要大容量cache的场合，更多的行数可以减小冲突的机会。采用直接映射时，cache无需考虑替换问题。从存放位置的灵活性和命中率来看，全相联映射方式为优;从比较器电路简单及硬件投资来说，直接映射方式为佳。组相联映射方式将cache分成u组，每组v行，主存块存放到哪个组是固定的，至于存到该组哪一行是灵活的。组相联映射方式的比较器电路容易设计和实现，而块在组中的排放又有一定的灵活性，使冲突减少。全相联映射方式和组相联映射方式速度较低，通常适合于小容量cache。

cache工作原理要求它尽量保存最新数据。当一个新的主存块需要拷贝到cache，而允许存放此块的行位置都被其他主存块占满时，就要产生替换。对直接映射方式来说，因一个主存块只有一个特定的行位置可存放，所以只要把此特定位置上的原主存块换出cache即可。对全相联和组相联cache来说，就要允许存放新主存块的若干特定行中选取一行换出。cache的替换全部靠硬件实现。

如何选取就涉及替换策略，又称替换算法，硬件实现的常用算法主要有以下三种：1)近期最少使用(LRU)算法：将近期内长久未被访问的行换出;2)最不经常使用(LFU)算法:将一段时间内被访问次数最少的那行数据换出;3)随机替换：实际上是不要什么算法，从特定的行位置中随机地选出一行换出即可。在Cache替换算法中，近期最少使用法比较正确地利用了程序访存局部性原理，替换出近期用得最少的存储块，命中率较高，是一种比较好的替换算法;随机法是随机地确定替换的存储单元，先进先出法是替换最早调入的存储单元，它们都没有根据程序访存局部性原理，命中率较低;而后进先出法不是cache所使用的替换算法，此法在堆栈存储结构中使用。

【虚拟存储器】

常用的虚拟存储系统由主存-辅存两级存储器组成，其中辅存是大容量的磁表面存储器。在虚拟存储器中，主存的内容只是辅存的一部分内容。虚拟存储系统是为了提高存储系统的性能价格比而构造的分层存储体系，力图使存储系统的性能接近高速存储器，而价格和容量接近低速存储器。虚拟存储利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器。虚拟存储主要是解决存储容量问题，另外还包括存储管理、主存分配和存储保护等方面。虚存所依赖的辅存与CPU之间不存在直接的数据通路，当主存不命中时只能通过调页解决，CPU最终还是要访问主存。虚存管理由软件(操作系统)和硬件共同完成，由于软件的介入，虚存对实现存储管理的系统程序员不透明，而只对应用程序员透明(段式和段页式管理对应用程序员“半透明”)。主存未命中时系统的性能损失要远大于cache未命中时的损失。

【虚拟内存管理】

虚存机制也要解决一些关键问题：(1)调度问题：决定哪些程序和数据应被调入主存;(2)地址映射问题：在访问主存时把虚地址变为主存物理地址，在访问辅存时把虚地址变为辅存的物理地址，以便换页;(3)替换问题：解决哪些程序和数据应被调出主存;虚拟存储器的替换算法与cache的替换算法类似，有FIFO算法、LRU算法、LFU算法，虚拟存储器的替换有操作系统的支持(4)更新问题：确保主存和辅存的一致性。虚拟存储器分为页式、段式、段页式三种。

页式虚拟存储系统中，虚地址空间被分成等长大小的页，称为逻辑页;主存空间也被分成同样大小的页，称为物理页。相应地，虚地址分为两个字段：高字段为逻辑页号，低字段为页内地址(偏移量);实存地址也分为两个字段：高字段为物理页号，低字段为页内地址。通过页表可以把虚地址(逻辑地址)转换成物理地址。在大多数系统中，每个进程对应一个页表。现代的中央处理机通常有专门的硬件支持地址变换。每个进程所需的页数并不固定，所以页表的长度是可变的，因此通常的实现方法是把页表的基地址保存在寄存器中，而页表本身则放在主存中。由于虚地址空间可以很大，因而每个进程的页表有可能非常长。由于页表通常在主存中，因而即使逻辑页已经在主存中，也要至少访问两次物理存储器才能实现一次访存，这将使虚拟存储器的存取时间加倍。为了避免对主存访问次数的增多，可以对页表本身实行二级缓存，把页表中的最活跃部分存放在高速存储器中。这个专用于页表缓存的高速存储部件通常称为转换后援缓冲器(TLB)，又称快表。而保存在主存中的完整页表则称为慢表。快表的作用是加快地址转换。TLB的作用和与主存与CPU之间的cache作用相似，通常由相联存储器实现，容量比慢表小得多，存储慢表中部分信息的副本，可以完成硬件高速检索操作。地址转换时，根据逻辑页号同时查快表和慢表，当在快表中有此逻辑号时，就能很快地找到对应的物理页号。根据程序的局部性原理，多数虚拟存储器访问都将通过TLB进行，从而有效降低访存的时间延迟。由于TLB的缓冲过程与cache的缓冲过程是独立的，所以在每次存储器访问过程中有可能要经历多次变换。

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⑶ 如何用fpga实现算法的硬件加速

首先，利用传统的软件技巧来优化算法，然后将其转向定制指令以加速算法。我们将讨论不同实现方法的性能比较和折衷。
CRC算法可用来校验数据在传输过程中是否被破坏。这些算法很流行，因为它们具有很高的检错率，而且不会对数据吞吐量造成太大影响，因为CRC校验位被添加进数据信息中。但是，CRC算法比一些简单的校验和算法有更大的计算量要求。尽管如此，检错率的提高使得这种算法值得去实施。
一般说来，发送端对要被发送的消息执行CRC算法，并将CRC结果添加进该消息中。消息的接收端对包括CRC结果在内的消息执行同样的CRC操作。如果接收端的结果与发送端的不同，这说明数据被破坏了。
CRC算法是一种密集的数学运算，涉及到二元模数除法(molo-2 division)，即数据消息被16或32位多项式(取决于所用CRC标准)除所得的余数。这种操作一般通过异或和移位的迭代过程来实现，当采用16位多项式时，这相当于每数据字节要执行数百条指令。如果发送数百个字节，计算量就会高达数万条指令。因此，任何优化都会大幅提高吞吐量。
代码列表1中的CRC函数有两个自变量(消息指针和消息中的字节数)，它可返回所计算的CRC值(余数)。尽管该函数的自变量是一些字节，但计算要逐位来执行。该算法并不高效，因为所有操作(与、移位、异或和循环控制)都必须逐位地执行。
列表1：逐位执行的CRC算法C代码。
/*
* The width of the CRC calculation and result.
* Modify the typedef for a 16 or 32-bit CRC standard.
*/
typedef unsigned char crc;
#define WIDTH (8 * sizeof(crc))
#define TOPBIT (1 << (WIDTH - 1))
crc crcSlow(unsigned char const message[], int nBytes)
{
crc remainder = 0;
/*
* Perform molo-2 division, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
/*
* Bring the next byte into the remainder.
*/
remainder ^= (message[byte] << (WIDTH - 8));
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
}
/*
* The final remainder is the CRC result.
*/
return (remainder);
}
1.传统的软件优化
图3：带CRC外围电路和DMA的系统模块示意图。
让我们看一下如何利用传统的软件技巧来优化CRC算法。因为CRC操作中的一个操作数，即多项式(除数)是常数，字节宽CRC操作的所有可能结果都可以预先计算并存储在一个查找表中。这样，通过一个读查找表动作就可让操作按逐个字节执行下去。
采用这一算法时，需要将这些预先计算好的值存储在存储器中。选择ROM或RAM都可以，只要在启动CRC计算之前将存储器初始化就行。查找表有256个字节，表中每个字节位置包含一个CRC结果，共有256种可能的8位消息(与多项式大小无关)。
列表2示出了采用查找表方法的C代码，包括生成查找表crcInit()中数值的代码。
列表2：采用查找表方法的CRC算法C代码。
crc crcTable[256];
void crcInit(void)
{
crc remainder;
/*
* Compute the remainder of each possible dividend.
*/
for (int dividend = 0; dividend < 256; ++dividend)
{
/*
* Start with the dividend followed by zeros.
*/
remainder = dividend << (WIDTH - 8);
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
/*
* Store the result into the table.
*/
crcTable[dividend] = remainder;
}
} /* crcInit() */
crc crcFast(unsigned char const message[], int nBytes)
{
unsigned char data;
crc remainder = 0;
/*
* Divide the message by the polynomial, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
data = message[byte] ^ (remainder >> (WIDTH - 8));
remainder = crcTable[data] ^ (remainder << 8);
}
/*
* The final remainder is the CRC.
*/
return (remainder);
} /* crcFast() */
整个计算减少为一个循环，每字节(不是每位)有两个异或、两个移位操作和两个装载指令。基本上，这里是用查找表的存储空间来换取速度。该方法比逐位计算的方法要快9.9倍，这一提高对某些应用已经足够。如果需要更高的性能，可以尝试编写汇编代码或增加查找表容量以挤出更多性能来。但是，如果需要20、50甚至500倍的性能提高，就要考虑采用硬件加速来实现该算法了。
表1：各种规模的数据模块下CRC算法测试比较结果。
2.采用定制指令方法
CRC算法由连续的异或和移位操作构成，用很少的逻辑即可在硬件中简单实现。由于这一硬件模块仅需几个周期来计算CRC，采用定制指令来实现CRC计算要比采用外围电路更好。此外，无须涉及系统中任何其它外围电路或存储器。仅需要一个微处理器来支持定制指令即可，一般是指可配置微处理器。
当在硬件中实现时，算法应该每次执行16或32位计算，这取决于所采用的CRC标准。如果采用CRC-CCITT标准(16位多项式)，最好每次执行16位计算。如果使用8位微处理器，效率可能不太高，因为装载操作数值及返回CRC值需要额外的周期。图2示出了用硬件实现16位CRC算法的内核。
信号msg(15..0)每次被移入异或/移位硬件一位。列表3示出了在64KB数据模块上计算CRC的一些C代码例子。该实例是针对Nios嵌入式处理器。
列表3：采用定制指令的CRC计算C代码。
unsigned short crcCompute(unsigned short *data_block, unsigned int nWords)
{
unsigned short* pointer;
unsigned short word;
/*
* initialize crc reg to 0xFFFF
*/
word = nm_crc (0xFFFF, 1); /* nm_crc() is the CRC custom instruction */
/*
* calculate CRC on block of data
* nm_crc() is the CRC custom instruction
*
*/
for (pointer = data_block; pointer < (data_block + nWords); pointer ++)
word = nm_crc(*pointer, 0) return (word);
}
int main(void)
{
#define data_block_begin (na_onchip_memory)
#define data_block_end (na_onchip_memory + 0xffff)
unsigned short crc_result;
unsigned int data_block_length = (unsigned short *)data_block_end - (unsigned short
*)data_block_begin + 1;
crc_result = crcCompute((unsigned short *)data_block_begin, data_block_length);
}
采用定制指令时，用于计算CRC值的代码是一个函数调用，或宏。当针对Nios处理器实现定制指令时，系统构建工具会生成一个宏。在本例中为nm_crc()，可用它来调用定制指令。
在启动CRC计算之前，定制指令内的CRC寄存器需要先初始化。装载初始值是CRC标准的一部分，而且每种CRC标准都不一样。接着，循环将为数据模块中的每16位数据调用一次CRC定制指令。这种定制指令实现方式要比逐位实现的方法快27倍。
3.CRC外围电路方法
如果将CRC算法作为硬件外围电路来实现，并利用DMA将数据从存储器转移到外围电路，这样还可以进一步提高速度。这种方法将省去处理器为每次计算而装载数据所需要的额外周期。DMA可在此外围电路完成前一次CRC计算的时钟周期内提供新的数据。图3示出了利用DMA、CRC外围电路来实现加速的系统模块示意图。
在64KB数据模块上，利用带DMA的定制外围电路可获得比逐位计算的纯软件算法快500倍的性能。要知道，随着数据模块规模的增加，使用DMA所获得的性能也随之提高。这是因为设置DMA仅需很少的开销，设置之后DMA运行得特别快，因为每个周期它都可以传递数据。因此，若只有少数字节的数据，用DMA并不划算。
这里所讨论的所有采用CRC-CCITT标准(16位多项式)的算法都是在Altera Stratix FPGA的Nios处理器上实现的。表1示出了各种数据长度的测试比较结果，以及大致的硬件使用情况(FPGA中的存储器或逻辑单元)。
可以看出，算法所用的硬件越多，算法速度越快。这是用硬件资源来换取速度。