软核源码

① 有关NIOS II软核处理器的简介

有关NIOS II软核处理器的简介：

• Altera 正式推出了Nios II系列32位RSIC嵌入式处理器。Nios II系列软核处理器是Altera的第二代FPGA嵌入式处理器，其性能超过200DMIPS，在Altera FPGA中实现仅需35美分。Altera的Stratix 、Stratix GX、 Stratix II和 Cyclone系列FPGA全面支持Nios II处理器，以后推出的FPGA器件也将支持Nios II。

• 自Altera于2000年推出第一代16位Nios处理器以来，已经交付了13000多套Nios开发套件，Nios成为最流行的软核处理器。刚推出的Nios II系列采用全新的架构，比第一代Nios具有更高水平的效率和性能。和第一代相比，Nios II核平均占用不到50%的FPGA资源，而计算性能增长了1倍。

• Nios II系列包括3种产品，分别是：Nios II/f（快速）——最高的系统性能，中等FPGA使用量；Nios II/s（标准）——高性能，低FPGA使用量；Nios II/e(经济)——低性能，最低的FPGA使用量。这3种产品具有32位处理器的基本结构单元——32位指令大小，32位数据和地址路径，32位通用寄存器和32个外部中断源；使用同样的指令集架构（ISA），100%二进制代码兼容，设计者可以根据系统需求的变化更改CPU，选择满足性能和成本的最佳方案，而不会影响已有的软件投入。
  特别是，Nios II系列支持使用专用指令。专用指令是用户增加的硬件模块，它增加了算术逻辑单元（ALU）。用户能为系统中使用的每个Nios II处理器创建多达256个专用指令，这使得设计者能够细致地调整系统硬件以满足性能目标。专用指令逻辑和本身Nios II指令相同，能够从多达两个源寄存器取值，可选择将结果写回目标寄存器。同时，Nios II系列支持60多个外设选项，开发者能够选择合适的外设，获得最合适的处理器、外设和接口组合，而不必支付根本不使用的硅片功能。

• Nios II系列能够满足任何应用32位嵌入式微处理器的需要，客户可以将第一代Nios处理器设计移植到某种Nios II处理器上，Altera将长期支持现有FPGA系列上的第一代Nios处理器。另外，Altera提供了一键式移植选项，可以升级至Nios II系列。Nios II处理器也能够在HardCopy器件中实现，Altera还为基于Nios II处理器的系统提供ASIC的移植方式。

• Nios II处理器具有完善的软件开发套件，包括编译器、集成开发环境（IDE）、JTAG调试器、实时操作系统（RTOS）和TCP/IP协议栈。设计者能够用Altera Quartus II开发软件中的SOPC Builder系统开发工具很容易地创建专用的处理器系统，并能够根据系统的需求添加Nios II处理器核的数量。
  使用Nios II软件开发工具能够为Nios II系统构建软件，即一键式自动生成适用于系统硬件的专用C/C++运行环境。Nios II集成开发环境（IDE）提供了许多软件模板，简化了项目设置。此外，Nios II开发套件包括两个第三方实时操作系统（RTOS）——MicroC/OS-II(Micrium)，Nucleus Plus(ATI/Mentor)以及供网络应用使用的TCP/IP协议栈。

• 长期以来，Altera一直推行嵌入式处理器战略的原因是，随着应用的ASIC开发日益受到成本的困扰，OEM日渐转向FPGA来构建自己的系统。这些系统中绝大多数需要一个处理器，而Altera正是为设计者提供了为FPGA优化的灵活的嵌入式处理器方案，可以满足16位和32位嵌入式处理器市场的需求。估计到2007年，该市场价值将到达110亿美元。

• 在FPGA中使用软核处理器比硬核的优势在于，硬核实现没有灵活性，通常无法使用最新的技术。随着系统日益先进，基于标准处理器的方案会被淘汰，而基于Nios II处理器的方案是基于HDL源码构建的，能够修改以满足新的系统需求，避免了被淘汰的命运。将处理器实现为HDL的IP核，开发者能够完全定制CPU和外设，获得恰好满足需求的处理器。

• Nios II嵌入式处理器特性
  嵌入式处理器Nios®II系列为Altera® FPGA和可编程片上系统(SOPC)的集成应用专门做了优化。表1详细描述了Nios II软核嵌入式处理器系列的特性，更多通用信息请参阅Nios II简介页面。

② 火车如何画

首先在底部画两个车的轮子，接着画出火车的框架。然后画上火车的窗户，画出半圆形车头，在车前边画出蒸汽管加上蒸汽。最后在车头后面加上两节车厢，画上车轱辘就完成了。opyright © 1999-2020, CSDN.NET, All Rights Reserved

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什么是SoC？什么是IP核？它们有什么关系？ 原创
2017-12-19 20:23:12
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码龄12年

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SoC（System on a Chip ）中文名是系统级芯片。20世纪90年代中期，因使用ASIC实现芯片组受到启发，萌生应该将完整计算机所有不同的功能块一次直接集成于一颗硅片上的想法。SoC应由可设计重用的IP核组成，IP核是具有复杂系统功能的能够独立出售的VLSI块；IP核应采用深亚微米以上工艺技术；SoC中可以有多个MPU、DSP、MCU或其复合的IP核。

IP核（Intellectual Property core知识产权核）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片.

IP核概述
利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。
IP核分类
IP内核的三种类型
IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核： 软核、 固核和 硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。
软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形势出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。
硬核提供设计阶段最终阶段产品：掩模

③ 请问IP核是什么

IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。
概述编辑
利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。
2基本分类编辑
IP内核的三种类型
IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。
软核功能
软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形式出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。
硬核功能
硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更易于实现IP保护。
固核功能
固核则是软核和硬核的折衷。大多数应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的 RTL对用户是不可见的，但布局和布线灵活。在这些加密的软核中，如果对内核进行了参数化，那么用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要求严格的内核(如PCI接口内核)，可预布线特定信号或分配特定的布线资源，以满足时序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局，那么这还将影响其它电路的布局。
介绍
IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。IP核的重用是设计人员赢得迅速上市时间的主要策略。随着CPLD/FPGA的规模越来越大，设计越来越复杂（IC的复杂度以每年55%的速率递增，而设计能力每年仅提高21%），设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动，大大减轻工程师的负担，因此使用IP核是一个发展趋势。
分类
IP核包括硬IP与软IP。可配置IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪，以符合特定的应用。这些参数包括总线宽度、存储器容量、使能或禁止功能块。
软IP是以综合形式交付的，因而必须在目标工艺中实现，并由系统设计者验证。其优点是源代码灵活，可重定目标于多种制作工艺，在新功能级中重新配置。
不过大多数库是收费的，但也可以从网上下载一些免费的IP核。
3技术应用编辑
数字到模拟转换器（DACs）将一个二进制数转换为与之对应的电压值，常用的D/A转换器都是由电阻或电容加权网络、受码元控制的开关和基准电压或电流源组成。当D/A转换器需要转换的信号每次取样字长很长时，对这些电路的精度要求很高，并且还必须在整个温度范围和整个使用寿命期间内保持电路参数的稳定。例如，一个16位的D/A转换器，其MSB的精度必须在1/2 16以内，这是很困难的。所以，需寻求一种中保持高分辨率又可降低对电路精度和稳定度要求的方法。
可综合的Delta-Sigma DAC（术语Delta-Sigma分别指算术差与和，即Δ-∑DAC），是Xilinx公司提供的免费IP核，可从网上下载得到。
4数字技术编辑
Delta-Sigma DAC使用数字技术，因而它不受温度的影响，并且能在一片可编程逻辑器件中实现。避免在D/A转换器中使用匹配电阻，不仅能更便宜，而且，其转换是线性的。Delta-Sigma DAC实际上是高速单个位的DAC，用数字反馈技术，在输出端产生一串脉冲。脉冲串中信号为高电平的时间部分与二进制输入成比例，当这个脉冲串通过一个模拟低通滤波器后就得到一个模拟输出信号。
图1
是一个典型的可编程逻辑器件实现的DAC的顶层电路图，输入信号有复位信号、时钟信号以及二进制数据总线。输出DACoutDrvr驱动一个外部的低通滤波器Vout能从0V～Vcco。这里Vcco是FPGA I/O块的供电电压。输入/输出详细说明如表1所列。
表1 输入输出描述表
信号 方向 描 述
DACOUT 输出 驱动外部低通滤波器的脉冲串（通过一个输出驱动器）
DACIN 输入 数字输入总线，值必须设置成钟的正沿
clk 输入 正沿有效
Reset 输入 复位信号初始化SigmaLatch和输出D触发器
DAC的二进制输入是一个无符号数。“0”代表最低电压，输出的模拟电压也只有正的。“0”输入产生0V输出，输入端全“1”，则输出近似达到Vcco。
图2
是Delta-Sigma DAC的原理框图，二进制输入的位宽是可变的。为简单起见，电路原理图描述了一个8位二进制输入的DAC。
在这个器件中，二进制加法器用来产生和，也用来产生差。尽管Delta Adder的输入是无符号数，两个加法器的输出却都是有符号数。Delta Adder计算DAC输入和当前DAC输出的差，并用一个二进制数表示。因为DAC的输出是一个单个的位，因此它不是1就是0。如图2所示，当输入加上由Sigma Latch的输出的两个拷贝与0构成的10位数，就产生差值，这也补偿了DACIN是无符号数的事实。Sigma Adder将它原来的输出（保存在Sigma Latch中）与当前的Delta Adder的输出相加。
图1中输出电压与输入电压的关系为
VOUT=(DACIN/(2MSBI+1))×VCCO
式中单位为V。
例如，对于一个8位DAC（MSBI=7），最后的输出是这样：DACIN输入是0，则输出也是0；DACIN输入是十六进制数FF时，输出值为最大(255/256)×Vcco。
阻容低通滤波器适合多数应用需要，一个简单的阻容低通滤波器就能工作得很好。
Vs的定义是：DAC输入增加或减少时，在Vout端产生变化的绝对值。对一个8位DAC，Vs等于（1/256）×Vcco。
Vout能够产生在0V～Vcco之间可变的电压，具体的值由DACIN的位宽和输入的数值决定。
Delta-Sigma DAC适合需要相对高精度的低频应用。在这种应用中，电压不会很快地变化，因此，RC的时间常数可以很大，以减小噪声。
这种DAC最广泛的应用就是产生通常直流电压。这包括电压控制振荡器、电压控制运算放大器、I/O参数电压、可编程电压源、波形发生器（正弦、三角等）、A/D转换中的参考电压等。
Delta-Sigma DAC是一个例子，说明高速可编程逻辑器件能用于混合信号系统，以减少元件的数量。可编程逻辑器件的速度和密度使它们成为模拟信号产生和处理方面理想的元件。
5语言程序编辑
用VHDL语言编写的程序
library ieee;
use ieeestd_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity dac_ds is
port(reset :in std_logic;
clk :in std_logic;
din :in std_logic_vector(7 downto 0);--Signed integer
dout :out std_logic;
);
end dac_ds;
architecture arch_dac_ds of dac_ds is
signal error :std_logic_vector(9 downto 0);--Error accumulator is 2 bits larger
constant zeros:std_logic_vector(7 downto 0):=(others=>'0');
begin
process(reset,clk,din)
variable val :std_logic_vector(9 downto 0);
begin
if reset='1'then
error<=(others=>'0');
dout<='0';
elsif clk'event and clk='1' then
--val:=din+error;din is sign extended to nbits+2
val:=(din(din'high)&din(din'high)&din)+error;
if val(val'high)='0'then
dout<='1';
error<=val+("11"& zeros);
else
dout<='0';
error<=val+("01"&zeros);
end if;
end if;
end process;
end arch_dac_ds;
6选择和配置编辑
选择MAX7000S系列可编程逻辑器件，编译后由MAX+PLUS II软件自动配置进EMP7032SLC44芯片，将生成的目标文件通过编程电缆对器件进行编程。
将该IP核实现的D/A转换器用于新型智能电阻炉温度控制仪中，因为调节炉温的信号不要求变化很快，因此DAC的输入二进制信号为缓变信号。对于这种低频应用，可以将RC时间常数取得较大，以减小噪声。这样，可综合的VHDL语言Delta-Sigma DAC模块配置进EMP7032芯片后，达到了预期的效果。
7注意事项编辑
知识产权（IP）的再使用是设计组赢得迅速上市时间的主要策略，因为留给设计者完成诸如蜂窝电话和Internet路由器等热门IC设计的周期只有3个月。设计者还需面对这样一个严酷的现实，即IC的复杂度以每年55%的速率递增，而设计能力每年仅提高21%。
为系统设计者专门制作的再使用IP弥补了这方面的不足。再使用既为IP建立者，也为系统设计者提供一种共享最佳IP核和主导模块的方法。系统设计者的主要任务是在规定的周期时间内研发出复杂的设计。这只有采用新设计方法和完全不同的芯片设计理念才能完成。IP再使用已经成为系统设计方法的关键所在。
标准选择
标准是再使用的基础。在设计一个系统时，可供工程人员考虑的工业标准很多，比如半导体再使用标准（SRS），它是对各种工业再使用创议标准的补充,提出这些创议标准的组织包括“虚插座接口联盟VSIA”等。再使用标准为IP设计流程中的各阶段提供规则、指南和接口方法。它是高效设计方法的一个里程碑,让可再用IP快捷地、即插即用地集成到系统解决方案成为可能。
再使用标准通常涉及到许多方面，如系统级设计、结构、实现、验证以及文件编制和可交付清单等与IP有关的事项。例如，结构分类目录解决片上或片外的接口。实现分类目录通过HDL代码标准、物理表示、单元库以及模拟子单元集中解决如何建立IP的问题。功能验证及可测试设计（DFT）标准则包含在验证分类目录中。
选择
根据IP使用的划分，IP建立者可按下列三种形式设计IP：可再用、可重定目标以及可配置。可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。可重定目标IP是在充分高的抽象级上设计的,因而可以方便地在各种工艺与结构之间转移。可配置IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪以符合特定的应用。这些参数包括总线宽度、存储器容量、使能或禁止功能块。硬IP与软IP的意图不同，因而对IP的开发和在这之后的IP的集成采用不同的方法。
硬IP
硬IP对功率、体积和性能进行了优化，并映射至特定的工艺。具体实例包括已完成布局布线的网表，以特定工艺库或全定制物理布图，或两者之组合。硬IP是特定工艺来实现的，通常用GDSII格式表示。硬IP可以再使用，且由于它已处于设计表示的最底层，因而最容易集成。硬IP已完全用目标工艺实现是按十分接近于标准单元库元件的形式交付的，故而允许设计者将IP快速地集成在衍生产品中。硬IP最大的优点是确保性能，如速度、功耗等。然而难以转移到新工艺或集成到新结构中，是不可重配置的。
软IP
软IP是以综合形式交付的，因而必须在目标工艺中实现,并由系统设计者验证。其优点是源代码的灵活性，它可重定目标于多种制作工艺，在新功能级中重新配置。
由于设计以高层次表示，因而软IP是可再用的，易于重定目标和重配置,然而预测软IP的时序、面积与功率诸方面的性能较困难。为了实现最高效率的再使用并减少集成时间，IP应从软件源代码开始;而为了确保性能，复杂IP应以硬IP的形式共享。
软插接
软插接是开发符合再使用标准IP的过程，它应成为建立新IP设计流程的组成部分。过程需要有关IP深层的知识，因此只有IP建立者最熟知IP块，有能力建立这些些概念，在时序分析时去除假通路，并最终确定结果的正确性。与DFT一样，软插接会修改现有的设计流程来适应再使用设计和生成附加可交付项,因此在设计流程中应及早考虑再使用事项。
提供获取
IP资源库为IP建立者和系统设计者提供共享和使用IP的基础设施。这个系统应让IP建立者和系统设计者共享硬和软两方面的可再用IP。资源库提供多场所的全方位访问,系统集成的全方位开发。它也是设计师搜索、选择、将再使用块集成到自己系统中的快捷而又简便的途径。
资源库基础设施还应开辟一个区域,让系统开发者提供反馈、出错报告、错误改正及资源库中任何有关IP块的注解。反馈信息块建立者对错误的修复与改进说明一起是块数据库列表的一部分。
8技术认证编辑
认证
认证能确定IP块是否符合相关的再使用标准。它提供一把表征块再使用质量的尺度,应在IP进入资源库前完成。由于IP建立者熟知IP，他应测试块概念间的一致性以及与工具、库以及硬件平台的兼容性。一个独立的认证小组通过对可交付性、再使用性以及出错历史记录的随机抽样,预测IP核的质量和可靠性,定出IP的分类等级。这个等级让设计者有一个总体概念，如IP符合标准的准确性有多好，再使用需多大的软插接工作量。
集成优化
对IP核的再使用，建立者需软插接IP、进行认证、将它存放在系统设计者能访问的资源库中。自动化工具提供多种手段，加速软插接和资源库的操作，认证和集成过程的部分自动化。工具制造商力争实现更多的自动化。在理想情况下，全部IP块可从资源库中按需供给。
周期加速
设计者几乎没有能力在三个月设计周期内开发出合乎规格的新产品。如果对每个产品族建立一个设计平台，设计组就能充分发挥平台的作用，开发出产品的衍生品种。一种有效的再使用方法应让可再使用IP的开发作为平台的一部分，并将IP块快速地集成到衍生品种。
基础设施
一旦IP开始普遍使用，提供该IP的支持是必要的。建立者继续拥有IP，因为支持它需要深层的知识。建立者负责IP的更新，将最新版本放置在资源库中。IP由为系统设计者服务的认证组重新认证。此外,建立者还应在系统设计者集成IP遇到困难时提供必需的支持。

④ 急求FPGA内IP核的具体解释及分析，多谢！！！

几年前设计专用集成电路(ASIC) 还是少数集成电路设计工程师的事, 随着硅的集成度不断提高,百万门的ASIC 已不难实现, 系统制造公司的设计人员正越来越多地采用ASIC 技术集成系统级功能(System L evel In tegrete - SL I) , 或称片上系统(System on a ch ip ) , 但ASIC 设计能力跟不上制造能力的矛盾也日益突出。现在设计人员已不必全部用逻辑门去设计ASIC, 类似于用集成电路( IC) 芯片在印制板上的设计,ASIC 设计人员可以应用等效于印制板上IC 芯片的功能模块, 称为核(core)、或知识产权( IP) 宏单元进行系统设计, 这就是基于核的设计方法。CPU、存储器、总线控制器、接口电路、DSP 等都可成为核。但是ASIC 设计与印制板(PCB) 设计有很大区别,ASIC 必须用EDA 工具进行硬件设计, 主要问题都是通过计算机仿真解决, 而不能象印制板设计那样通过实验调试解决, 另外ASIC 的制造还需要数量可观(一般数万美元) 的不可重复工程费用(NRE)。80年代后期出现的现场可编程门阵列(FP

GA ) 和复杂可编程逻辑器件(CPLD) 是ASIC 的一种, 其优点是在制造厂家提供的FPGA 或CPLD 芯片上, 可由设计工程师对其进行现场编程完成ASIC 的最后设计, 而不需昂贵的NRE 费。现在FPGA 的规模已达到百万门, 如XILINX-p.htm" target="_blank" title="XILINX货源和PDF资料">XILINX 公司的V irtex 系列, 完全可以实现片上系统,其设计方法将逐步转向核基设计。

1 核的分类和特点

核是一种预定义的并经过验证的复杂功能模块, 它可以集成到系统设计中。核基设计主要特点是可重复使用已有设计模块, 缩短设计时间, 减少设计风险, 通过高层的集成可望提高整个系统的性能。在FPGA 设计中的核分为三种, 如表1所示:

表1 核的分类和特点

硬核

(hard core)

预定义的已布局布线的模块 不能修改设计, 必须采指定实现技术 时序性能有保证

固核

(firm core) HDL 源码,与实现技术有关的网表 部分功能可以修改, 采用指定的实现技术 关键路径时序可控制

软件

(soft core)

行为级或RTL 级HDL源码 可修改设计,与具体实现技术无关 时序性能无保证, 由使用者确定

硬核是针对特定的实现技术优化的, 它具有不能修改的结构和布局布线, 可作为库元件使用, 且时序性能稳定, 但硬核不能按设计需要修改和调整时序。固核由HDL 源码和与实现技术有关的网表组成, 使用者可按规定增减部分功能。固核的关键路径时序是固定的, 但其实现技术不能更改, 即不同厂家FPGA 的固核不能互换使用。软核是可综合的硬件描述语言(HDL ) 源码, 它与实现技术无关, 可按使用者需要修改, 具有最大的使用灵活性, 但软核的关键路径时序性能无保证, 最终性能主要决定于使用者采用的综合、布局布线和实现技术。

在FPGA 设计中, 由于不同厂家的具体实现技术差别较大, 完全与硬件实现技术无关的软核性能受到很大限制, 而硬核缺少使用的灵活性, 因此作为软、硬核折中的固核使用较多。以上是具有代表性的核的分类, 在实际使用中, 某种功能的核往往以各种形式出现, 由使用者按需要选用, 软核也不仅只有HDL 源码, 还包括用于功能测试的行为模型和测试向量, 用于指导综合的约束文件。

2 核基FPGA 设计方法简介

在核基设计中, 一个完整的设计主要由两部分组成, 一部分是核, 如图1中的MCU、RAM , 另一部分是用户自己定义的逻辑电路。按系统设计的要求将这些功能模块连接在一起就完成了芯片的设计,各个核或功能块的连接目前还没有统一的标准, 因不同的设计而定, 一般应满足一定的时序要求。作为核基设计的第一步是选择合适的核, 这主要从核的功能、性能可靠性和实现技术几方面来选择。

图1 核基设计芯片示意图

一个核首先要有核的功能描述文件, 用于说明该核的功能、时序要求等, 如图2所示, 其次还要包括设计实现和设计验证两个方面的文件, 即不但要有实现核功能的寄存器传输级(RTL ) 源码或网表, 还要有用于核实现后验证逻辑功能正确性的仿真模型和测试向量。硬核的实现较简单, 类似于PCB 设计中IC 芯片的使用, 软核的使用情况较为复杂, 实现后的性能与使用者的具体实现方式有关, 为保证软核的性能, 软核提供者一般还提供综合描述文件, 用于指导软核的综合, 固核的使用介于上述二者之间。

图2 核由设计实现和设计验证组成 很多核提供者都提供核的评价环境和演示、开发板,便于用户了解核的功能和使用。

核基FPGA 设计流程如图3所示。设计输入部分包括:

1) 用户设计逻辑、软核、固核或硬核仿真模型的输入,

2) 功能仿真,

3) 逻辑综合。其中仿真模型是一个行为级模型, 只用作功能仿真, 不进行综合。

图3 核基FPGA 设计流程

设计的输入一般是采用HDL 语言, 如VHDL、V erilog 等, 输入完设计和仿真模型后就可进行功能仿真, 当功能仿真完成后, 就可进行逻辑电路的综合。

用户逻辑和软核的综合应加合理的时序约束, 以满足设计的要求, 约束条件可由综合文件(Synthesis Script ) 给出。完成设计输入后进入设计实现阶段,在此阶段固核的网表和设计约束文件, 用户综合出的网表和设计约束文件一起输入给FPGA 布局布线工具, 完成FPGA 的最后实现, 并产生时序文件用于时序仿真和功能验证。最后进入设计验证阶段,用静态时序分析判定设计是否达到性能要求, 对比功能仿真结果和时序仿真结果, 验证设计的时序和功能是否正确。若设计的性能不能达到要求, 需找出影响性能的关键路径, 并返回延时信息, 修改约束文件, 对设计进行重新综合和布局布线, 如此重复多次直到满足设计要求 为止。若重复多次还不能达到设计要求, 则需修改设计或采用其它实现技术。

3 软核的设计及使用

由于FPGA 的硬件技术迅速发展, 硬件资源越来越丰富, 速度越来越快, 使软核资源利用率不高、工作速度较低等不足得到很大的弥补, 软核在核基设计中作用越来越大。其主要优点是功能与实现技术无关, 使用灵活。这样我们可以很方便地在不同的实现技术下使用软核。如用X IL INX FPGA 实现的软核, 不需改动设计, 重新综合后就可以用ACTEL FPGA 实现, 设计实现的灵活性大为提高。但软核的性能受实现技术影响还是很大, 怎样保证软核达到预想的性能是目前需要解决的难题。国外近年提出了与实现技术无关的可综合软核的思想, 希望通过对编制软核的HDL 源码的某种限制, 并结合综合工具的时序约束功能, 达到部分控制软核性能的目的。如限制软核只能采用严格的同步逻辑设计, 没有反馈环路、多时钟路径、三态逻辑、锁存器和异步置位复位触发器, 只使用D 触发器和逻辑门。这样借助于综合工具, 可有效地控制软核关键路径的延时,并预测具体实现技术中软核的性能。当然这是以牺牲一定的FPGA 逻辑资源为代价的, 但随着硅技术的发展, 硬件资源十分丰富, 用一定的硬件资源浪费去换取设计灵活性提高是值得的, 正如在PC 机软件设计中, 现在已很少有人过多考虑程序占用的存储空间一样。

本文作者按照上述软核设计思想, 采用全同步逻辑设计, 只使用D 触发器和逻辑门, 实现了与PIC16C57兼容的8位微控制器的设计。顶层结构如图4, 采用哈佛结构, 取指和指令执行并行工作, 除少数几条程序跳转指令外, 全部为单时钟周期指令。程序存储器ROM 一般放在FPGA 外, 若ROM 中指令较少, 也可放在FPGA 内。数据总线采用多路选择器形式, 以适应不同的实现技术。指令寄存器和特殊功能寄存器, 包括IO 端口寄存器、状态寄存器、程序计数器等, 都由D 触发器构成, 通用寄存器采用了FPGA 的RAM 模块, 指令译码和算数逻辑单元由组合逻辑门构成。

⑤ Quartus 2怎样调用8051 IP软核啊

有vqm文件或者源码才可以，网上很多教程～

⑥ 开源指令集有哪些

POWER指令集架构正式开源

随着IBM（116.000，+0.21%）向OpenPOWER基金会提供了POWER ISA许可，开发者可借此确保在 POWER 上运行的软硬件的协同定义，鼓励他们构建新的硬件、借助领先的企业功能来处理数据密集型工作负载、为 AI 和混合云创建新的软件应用程序、并获得独特的硬件优势。

除了开放源代码的POWER ISA之外，IBM 还将提供多种其它技术，包括 POWER ISA 的软核实现（softcore implementation）、与架构无关的开放式相干加速处理器接口（OpenCAPI）、以开放式内存接口（OMI）的参考设计。

据介绍，IBM为开源社区贡献了一个新开发的软核。在很短的时间内，一位IBM工程师能够在POWER ISA上开发出一个软核，并将其安装在Xilinx FPGA上运行。这一软核实现将在本周的北美OpenPOWER峰会上得到展示。此外，OpenCAPI 和 OMI 技术也有助于最大化处理器和连接设备之间的内存带宽，对于克服 AI 等新兴工作负载的性能瓶颈至关重要。

IBM OpenPower 总经理 Ken King 表示：“随着今日的发布，IBM 正在向着通过开放技术和开源来推动整个行业的创新而迈出了重要的一步”。

值得一提的是，在2018年，IBM还耗资340多亿美元收购了Red Hat红帽公司，这是一家专注开源领域长达25年之久的软件公司。Red Hat是开源生态系统的主要玩家，以Linux发行版而闻名。而为了推动新疗法的研究进展，帮助人类更快地攻克癌症。IBM在不久前还开源了3个治疗癌症的人工智能项目。

此次POWER ISA的开源可以说是IBM对于开源社区的又一重大贡献。需要指出的是，目前OpenPOWER芯片的底层物理架构还没有开源。

⑦ ARM系列ARM7TDMI-S中各个后缀字母的含义是什么

M:64位乘法指令；d：支持片上调试；t：高密度16位Thumb指令集扩展；i：Embedded ICE硬件仿真功能模块；s：在ARM7TDMI基础上综合了软核（synthesizable）。

⑧ 怎么样才能确定IP地址是合法的，IP地址的分类是什么

合法的IP地址中，每个三位数都是在0~254之间的，不可能是大于254就连255都不行。这才是合法的IP地址，还有 IP地址有ABC类IP。

iPv4的ip地址都是（1~255）.（0~255）.（0~255）.（0~255）的格式。

IP地址分为五类，A类保留给政府机构，B类分配给中等规模的公司，C类分配给任何需要的人，D类用于组播，E类用于实验，各类可容纳的地址数目不同。

A、B、C三类IP地址的特征：当将IP地址写成二进制形式时，A类地址的第一位总是0，B类地址的前两位总是10，C类地址的前三位总是110。

1、A类地址

（1）A类地址第1字节为网络地址，其它3个字节为主机地址。它的第1个字节的第一位固定为0.

（2）A类地址网络号范围：0.0.0.0---127.0.0.0 地址范围0.0.0.0到127.255.255.255。

（1） B类地址第1字节和第2字节为网络地址，其它2个字节为主机地址。它的第1个字节的前两位固定为10。

（2） B类地址网络号范围：128.0.0.0---191.255.0.0。地址范围128.0.0.0到191.255.255.255。

3、C类地址

（1）C类地址第1字节、第2字节和第3个字节为网络地址，第4个字节为主机地址。另外第1个字节的前三位固定为110。

（2）C类地址网络号范围：192.0.0.0---223.255.255.0。地址范围 192.0.0.0到223.255.255.255。

（1） D类地址不分网络地址和主机地址，它的第1个字节的前四位固定为1110。

（2） D类地址范围：224.0.0.0---239.255.255.255

5、E类地址

（1） E类地址不分网络地址和主机地址，它的第1个字节的前五位固定为11110。

（2） E类地址范围：240.0.0.0---255.255.255.254

(8)软核源码扩展阅读

（一）IP分类

1、软核（Soft IP）软核以可综合的HDL的形式交付的，具有更灵活的优点和在性能（时序，面积，功耗）方面不可预测的缺点。软核增加了知识产权保护的风险，因为使用者需要RTL源代码。

2、固核（Firm IP）

3、硬核（Hard IP）已经进行了功耗，尺寸和性能的优化并映射到一个特定的工艺，通常以GDSII的形式交付。它们具有更可预测的优点，但是由于工艺相关性，因此有更少的灵活性和可移植性。因为版权保护并且不需要RTL代码，保护硬核的能力更好一些。

（二）IP来源

1、来源一：芯片设计公司的自身积累

2、来源二：Foundry的积累

3、来源三：专业IP公司

4、来源四：EDA厂商

5、来源五：设计服务公司