verilog源码
1. VERILOG程序源码哪里有
硬件的不叫程序，就叫代码。
源码可以去open code 网站找，多如牛毛。
网络搜索verilog开放源码就好
2. 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真
要使用QuartusII 进行仿真，首先进行代码编译。
代码输入完成后，点击start compilation按钮开始编译，编译完毕后，点击新建按钮，新建一个WaveForm文件。
然后打开Node Finder，将Pin选择为 All，然后点击 find 按钮，将会将你的代码中的所有输入输出管脚都显示出来，用鼠标选择所有管脚，拖动到WaveForm文件的波形显示框中，每个管脚的状态就都出来了，在你想要输入的管脚上设置高低电平，完毕后，点击 Start Simulation 按钮开始仿真，结束后输出管脚会显示结果。
3. 用verilog编写源代码和测试程序
下面的代码我已经用modelsim仿真过了，没有问题。
mole count(out,clk,rst); //源程序
input clk,rst;
output[3:0] out;
reg[3:0] out;
initial out=4'd0;
always @(posedge clk or negedge rst)
begin
if(!rst) out=4'd0;
else
begin
out=out+4'd1;
if(out==4'd1||out==4'd6||out==4'd8) out=out+4'd1;
if(out==4'd5) out=out+4'd2;
end
end
endmole
`timescale 1ns/1ns //测试程序
`include "count.v"
mole count_tp;
reg clk,rst;
wire[3:0] out;
parameter DELY=100;
count mycount(out,clk,rst);
always #(DELY/2) clk=~clk;
initial
begin
clk=0;rst=1;
#(DELY*5) rst=0;
#DELY rst=1;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d rst=%d out=%d",clk,rst,out);
endmole
4. 哪里可以找到比较全的verilog代码
开放的源代码( opencores)网址（VHDL 和VERILOG)
5. verilog源代码 用什么文件格式可以看 我想用ISE看但不知道怎么弄 求大神指点
用记事本就可以打开看，专业一点就用UltraEdit打开，看起来舒服一些。
哥们，貌似我以前在学校读书的时候，听说美国有个人，搞定了这个鉴权加密算法。
7. 如何用Quartus II对用Verilog HDL语言编写的源码进行仿真
O(∩_∩)O~，这个是我当时总结的，希望对你有用!
1.首先创建一个工程，再在new中新建添加verilog文本，再进行编译！
2.编译成功后，到file——create/update——create symbol Files for current
3.成功后到New——Block diagram/Schematic File——在空白处点击鼠标右键——insert——symbol——选择project
文件夹下的子文件，点OK键——再在空白处点击右键——insert——symbol——选择d:/（安装文件夹）的子文件夹
primitives下的pin文件夹选择需要的管脚——双击管脚处修改管脚名如a[7..0]——保存文件
4.建立仿真：在new中选择——打开vector waveform file ——再在View中——选择utility window——Node Finder
——点击list找出所有全部复制——关闭后粘贴——点击zoom tool ——点击鼠标右键调节试当的区间——
点击箭头之后选择要变的数值——之后点击Start simulation进行仿真编译
你自己按我写的步骤试试看，基本步骤都涵盖在我上面的总结里！！
8. 请问在Verilog中模块源代码和测试模块源代码关系
首先，模块源代码描述了一个电路，这个电路要工作，肯定需要一个外部环境（比如clk信号的输入之类的），然后，这个电路的输出我们也希望能查看。
在实际烧写进FPGA之前，我们希望用一个软件来模拟这个电路工作的情况，也就是所说的仿真。
然后，测试代码（testbench）是用来模拟源代码所实现的电路的外部环境的，也可以通过软件来查看这个电路的输出信号的波形。
所以，不写测试代码，只要你能保障源代码正确无误，是可以不用仿真的（但说实话，谁能保证呢，除非电路太简单了）。
另外，由于模块的源代码是要生成具体器件的，所以必须是可综合的。而测试代码只是模拟外部环境，所以不需要是可综合的。
9. 求verilog源代码
你是要做仿真吧？不是做可综合的代码吧. 你要仿真，直接always #`cycle /2 = ~cycle /2; cycle就是你要的周期，周期等于频率分之一了。。。 如果
10. 求教带比较器的计数器Verilog源代码
刚给你写的，也没编译，不过应该没错，自己去调试吧
mole count(clk,flag);
input clk;
reg [7:0] i;
output flag;
reg flag;
always @(posedge clk)
begin
if(i == 8'b1111_1111)
begin
i <= 8'b00000000;
flag <= 1;
end
else if(i == 8'b0000_0001)
begin
flag <= 0;
i <= i+1;
end
else
i <= i+1;
end
endmole