vcs怎么编译库文件

Ⅰ vcs编译UVM库，出错，怎么办

我用vcs2011.03跑uvm-1.1没问题的;
试试make -f Makefile.vcs执行makefile.vcs;

Ⅱ VCS编译命令

等license

使能verilog2000的标准

统一所有的timescale

-f采用绝对路径；-F与-f类似，也可以采用绝对路径，同时也支持相对路径，但不允许嵌套使用。
VCS用-F解析filelist时，不允许文件嵌套使用，不支持`include “xxx.v”这种写法，改为-f便ok了。

`include "xxx.sv"
要用+incdir把xxx.sv的路径指明。

编译完成后，自动执行当前编译生成的可执行文件

初始化RTL中所有mem的所有bit初始值

初始化RTL中所有reg的所有bit初始值

-的一般是编译时用的，编译工具自带的。
+的是插件，环境，验证语言，等等加的，可扩展的，自定义的。

+libext+.v
-y XXX/memory/all/work/verilog 定义verilog的库
-f rtl_top.f
-f env.f

testbench的顶层mole名字是top， 收集top下的例化的rtl顶层模块的下面所有层的覆盖率

如果用到了dw的东西
一般加上选项
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v

Ⅲ vcs在linux中调用编译好的库

vivado调用VCS仿真可以加快工程的仿真和调试，提高效率。
VCS软件最好安装VCS-MX的版本，可以混合编译Verilog和VHDL语言 由于在linux系统中个人用户各种权限被限制，导致很多地方无法正常使用软件之间的协调工作。