vhdl数字编译

① VHDL 编译，阐述和 综合 之间的关系

编译、精细化、综合是数字系统设计中的概念，而VHDL只是数字系统设计中的一种硬件描述语言。
所谓编译(Compile)是借用软件系统中的概念，在数字系统设计中，是指包含多个环节的一个完整过程。这些环节主要有：分析(Analysis)、精细化(Elabortion)、综合(Synthesis)、适配(Fitter)、汇编(Assembler)等。分析——检查语法；精细化——建立数据库、为综合进行初始化；综合——将高层次描述转化为低层次描述并优化代码、适配——布局和布线、汇编——产生配置数据。

② 我的一数字频率计VHDL，顶层文件编译时有错误，但各模块都正确，没问题，编译通过，求高手指点

我没看你的顶层文件，估计是你自己写的。其实顶层文件可以不必写，办法如下：将各个模块在bdf文件中用线连接起来（其实就实现了你的顶层文件所要实现的功能），用bdf文件进行仿真。如果你需要顶层文件代码用来做DC之类的话，可以把bdf转换为顶层文件（vhdl代码）。就是用那个convert current file。。。

③ VHDL语言编程用什么编译软件比较好

quartus这个软件还不错，我学习就用这个，要是能配个db2板就不错了。

④ vhdl编程中遇到编译的问题，各模块仿真成功，顶层设计出错，求高手指点，有哪些常出错点

就表面看报错提示的很清楚，你有一些变量调用错名了，导致编译认为你没定义。（如变量d）--> u1:adc_state port map (datain(7 downto 0)=>d(7 downto 0)。
而实际的错误确是，你的元件例化语法使用错了。你的子元件和顶层元件端口书写前后反了；应改为：
u1:adc_state port map (d(7 downto 0)=>datain(7 downto 0) ……后边同理。
改改试试吧！

⑤ VHDL语言使用实数时编译不能通过，求助谢谢了

你所用的VHDL综合器不支持综合real类型。

⑥ VHDL语言编程用什么编译软件

VHDL语言是用来描述硬件的语言，通常用于CPLD和FPGA的硬件程序设计
VHDL语言的编译环境可由所用芯片厂商提供，如ALTERA公司的QuartusII等软件，还可由第三方综合软件来进行编译如Synplify等。
一般一些嵌入式系统设计，fpga设计，等书籍里有相关的介绍