编译约束
❶ 求教FPGA编译中的问题
应该跟时序约束相关，看看原来的工程里面的.sdc文件是否拿过来了。（Assignments--Settings--TimeQuestTimngAnalyzer）
❷ 大数据分析一般用什么工具分析
大数据分析的前瞻性使得很多公司以及企业都开始使用大数据分析对公司的决策做出帮助，而大数据分析是去分析海量的数据，所以就不得不借助一些工具去分析大数据，。一般来说，数据分析工作中都是有很多层次的，这些层次分别是数据存储层、数据报表层、数据分析层、数据展现层。对于不同的层次是有不同的工具进行工作的。下面小编就对大数据分析工具给大家好好介绍一下。
首先我们从数据存储来讲数据分析的工具。我们在分析数据的时候首先需要存储数据，数据的存储是一个非常重要的事情，如果懂得数据库技术，并且能够操作好数据库技术，这就能够提高数据分析的效率。而数据存储的工具主要是以下的工具。
1、MySQL数据库，这个对于部门级或者互联网的数据库应用是必要的，这个时候关键掌握数据库的库结构和SQL语言的数据查询能力。
2、SQL Server的最新版本，对中小企业，一些大型企业也可以采用SQL Server数据库，其实这个时候本身除了数据存储，也包括了数据报表和数据分析了，甚至数据挖掘工具都在其中了。
3、DB2，Oracle数据库都是大型数据库了，主要是企业级，特别是大型企业或者对数据海量存储需求的就是必须的了，一般大型数据库公司都提供非常好的数据整合应用平台;
接着说数据报表层。一般来说，当企业存储了数据后，首先要解决报表的问题。解决报表的问题才能够正确的分析好数据库。关于数据报表所用到的数据分析工具就是以下的工具。
1、Crystal Report水晶报表，Bill报表，这都是全球最流行的报表工具，非常规范的报表设计思想，早期商业智能其实大部分人的理解就是报表系统，不借助IT技术人员就可以获取企业各种信息——报表。
2、Tableau软件，这个软件是近年来非常棒的一个软件，当然它已经不是单纯的数据报表软件了，而是更为可视化的数据分析软件，因为很多人经常用它来从数据库中进行报表和可视化分析。
第三说的是数据分析层。这个层其实有很多分析工具，当然我们最常用的就是Excel，我经常用的就是统计分析和数据挖掘工具;
1、Excel软件，首先版本越高越好用这是肯定的;当然对Excel来讲很多人只是掌握了5%Excel功能，Excel功能非常强大，甚至可以完成所有的统计分析工作!但是我也常说，有能力把Excel玩成统计工具不如专门学会统计软件;
2、SPSS软件：当前版本是18，名字也改成了PASW Statistics;我从3.0开始Dos环境下编程分析，到现在版本的变迁也可以看出SPSS社会科学统计软件包的变化，从重视医学、化学等开始越来越重视商业分析，现在已经成为了预测分析软件。
最后说表现层的软件。一般来说表现层的软件都是很实用的工具。表现层的软件就是下面提到的内容。
1、PowerPoint软件：大部分人都是用PPT写报告。
2、Visio、SmartDraw软件：这些都是非常好用的流程图、营销图表、地图等，而且从这里可以得到很多零件;
3、Swiff Chart软件：制作图表的软件，生成的是Flash
❸ FPGA关于编译方面的问题
由于算法是随机的，因此一般来说，是不确定的。
当然，如果你使用了反标注，或者分区设计之类的用法，只要你的程序不发生改变，那么它可以保留你上次编译的结果不变，即使再编译也不会发生改变。
我指的程序不变，是不要进行任何修改，你说的语句顺序调换了，那么也被认为是程序发生改变，自然编译结果也可能不同。
❹ 引脚约束pdc文件在编译时遇到的错误及解决方法
pdc文件出错，工程综合会通过，但布局布线阶段才报错，debug起来费时费力
1)可能是引脚电平约束错误，与bank IO性能不符
修改 -iostd 至正确电平即可
2)可能是某个引脚被重复分配
该错误可能有两个原因：
1）pdc文件引脚名称与顶层文件不符，修改正确即可，向量接口使用{XXX[]}格式；
2）特殊引脚被错误分配。比如m2s060TS-FG676的D23引脚为input-only引脚，顶层文件标记为output或inout时会出错
网上也有大神说是bank电平约束错误，我没有遇到，若是日后遇到可以再补充。
❺ Quartus II中的完全编译包括几个环节每个环节分别完成什么功能
直接全编译(Ctrl + L)就知道有哪些环节了
分析和综合:这里主要是检查每个源文件的语法错误,生成门级代码,模块之间的错误可能检查不出来;
布局和布线:针对不同的器件进行优化,布局布线,这是关键步骤
汇编:产生编程文件,简单的fpga工程就完了
完整的步骤还有时序约束,约束完再编译,查看时序分析是否满足条件,再修改,这是一个反复的过程,如果要用第三方的工具进行仿真还需要单独生成对应的时序网表,包括一下仿真模型,延时输出文件等
❻ 对哪些信号需要进行约束 FPGA
最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解，不多解释了。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路毁坦的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句
NET REF_CLK27M TNM_NET = REF_CLK27M_grp;
TIMESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp : 37ns HIGH 50 %;
这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27M速度的要求，占空比为50%。纤首桐它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几芹差兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。
另外，常用的约束还有delay，skew等，具体的你可以到Xilinx网站上下载专门有关Constains的文档学习一下。