预编译verilog

⑴ 和verilog预编译的区别

这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。

⑵ 如何在modelsim中添加altera的仿真库

1.设置仿真库路径 打开ModelSim安装目录(我用的是ModelSim SE 6.2版本，安装在D:\ModelSim\Installfiles目录下)，新建文件夹altera，我们就在该目录下存放预编译的各种Altera库。 启动ModelSim SE 6.2，在主窗口执行【File】/【Change Directory】命令将路径转到altera文件夹。或在命令行中执行cd D:/ModelSim/Installfiles/altera。

2.新建库 Quartus II中提供的仿真库文件存放的路径是...\altera\80\quartus\eda\sim_lib，每个库文件提供了两种形式：.v(Verilog)
格式和.vhd(VHDL)格式两种，根据你所用的语言选择使用。用于编译资源库的文件有220model.v，220model.vhd，220pack.vhd，altera_mf.v，altera_mf.vhd，altera_mf_components.vhd，altera_primitives.v，altera_primitives.vhd，altera_primitives_components.vhd文件。网上的很多教程都是把这些文件一起编译，这样适用于Verilog和VHDL混合仿真，但如果只用一种语言，如Verilog则完全没必要全部编译。下面以该目录下的altera_mf.v为例介绍建立预编译库的方法。 注：ModelSim中仿真库可以分为两大类：第一类是工作库(working)，默认值为“work”目录，work目录中包含当前工程下所有被编译的设计单元，编译前必须建立一个work库，并且每个编译有且仅有一个work库；第二类是资源库(resource)，存储能被当前编译引用的设计单元，在编译期间允许有多个resource库。 在主窗口中选择【File】/【New】/【Library】命令，新建一个名为altera_mf的库。

3.编译库 方便起见在altera文件夹下新建目录src，把用于编译资源库的文件复制到src文件夹中。 在主菜单中选【Compile】/【Compile】命令，弹出Compile Source Files对话框，library中选择你刚才建立的库名
altera_mf，查找范围你选择altera_mf.v文件，刚才你已经把它复制到了...\altera\src目录下。执行编译命令。

继续按照步骤2和3中介绍的方法添加剩下的几个库。添加完成后如下图所示。

4.配置modelsim.ini文件 这一步是为了将前面建立的库添加进系统库，以后就不用再重复添加了。 ModelSim安装根目录下的配置文件modelsim.ini的只读属性去掉，用记事本或其他文本编辑程序打开。在[Library]下修改前面
添加的库的路径。注意修改后关闭并改回只读属性。 注：第1步设置的仿真库路径必须在ModelSim的安装目录下才能事业能够此相对路径。 altera_primitives = $MODEL_TECH/../altera/altera_primitives 220model = $MODEL_TECH/../altera/220model altera_mf = $MODEL_TECH/../altera/altera_mf
5.添加Altera底层硬件原语仿真库(ATOM) 在时序仿真时，必须加载所使用到的对应于具体Altera器件的底层硬件原语的仿真库(ATOM)。 上面编译了Altera三个资源库文件：220model.v,altera_mf.v,altera_primitives.v,编译通过之后。根据我们选用的具体器件型号继续编译我们所需要的器件底层原语仿真库文件，比如我们选择使用的是cycloneii，所以编译cycloneii_atoms.v。
另外，在进行仿真的时候，还要注意将上述已经编译的相关库添加到当前的工程中，以便相关lpm之类的核的调用，操作如下：在Start Simulation窗口的libraries一栏下进行添加，如图：

然后再选择work目录中当前工程的顶层实体进行仿真即可。
若是要进行时序仿真，则还应在SDF一栏进行.sdo延时文件的添加。

⑶ 如何用Modelsim仿真

step1：在qurtus改变编译选项：
assignments－>EDA tool setting:选择verilog还是vhdl。

step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。

step3：在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。

step4：编译成功后，然后进行load，在load design的时候，需要制定延时文件的路径，以及延时文件作用的区域，延时文件的左右区域就是testbench里面调用顶层文件取的名字。

step5：打开signal窗口（view->signal）和wave窗口（view->signal），将你希望仿真的信号添加进去。

Step：仿真。。。

利用ModelSim SE6.0C实现时序仿真！！！
1) 打开一个工程文件。
2) 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL语言实现，则可以选择“ModelSim(VHDL)”；如果ModelSim使用的是for Altera的专用版本，则可以选择“ModelSim-Altera(Verilog)”或“ModelSim-Altera(VHDL)”）。
另外在设置栏中还有其他的核选框。
如果选中“Maintain hierarchy”，则表示在做时序仿真时就能看到像在功能仿真的工程文件层次结构，可以找到定义的内部信号。因为在做后仿时，源文件中的信号名称已经没有了，被映射为软件综合后自己生成的信号名，观察起来很不方便。这个设置与ISE里综合右键属性的Keep Hierarchy选择YES的功能是一样的。
如果选中“Generate netlist for functional simulation only”，则表示只能做功能仿真。
3) 点击 “Start Compilation”按钮编译工程，完成之后在当前的工程目录下可以看到一个名为“Simulation”的新文件夹，下面的“ModelSim”文件夹下包括仿真需要的.vo网表文件和包含延迟信息的.sdo文件。
4) 打开ModelSim软件（或者在Quartus下“Settings->EDA Tools Setting->Simulation”出现的设置栏中选中“Run this tool automatically after compilation”，直接从Quartus下调用ModelSim软件），可以在当前工程目录下新建一个Project。在Project标签栏内点击右键，出现在快捷菜单中选择“Add to Project->Existing File…”。加入当前工程目录的“\Simulation\ModelSim\”路径下的.vo文件、TestBench文件和对应当前工程所选择器件的网表文件。
比如：当前工程选择的器件是Cyclone系列，Quartus安装目录在“C:\altera”路径下。因此需要在“C:\altera\quartus50\eda\sim_lib”路径下找到“cyclone_atom.v”的网表文件导入到ModelSim下的Project。如果是其他器件亦是如此，只要在此目录下找到对应有“_atom”后缀的.v文件。当然整个大前提是ModelSim SE版本已经加入了Alterta的仿真库，不过ModelSim-Altera版本就不会存在这样的问题。

5) 在出现的Project标签栏的快捷菜单中选择“Add to Project->Simulation Configuration”，会出现如上图所示的名为“Simulation1”的仿真配置。右键点击选择“Properties”，弹出的“Simulation Properties”对话框中有几个标签栏。
在“Design”标签栏内需要选择仿真的文件，也就是TestBench文件。

在“SDF”标签栏内需要选择包含延迟信息的文件，即Quartus下生成的.sdo文件。这里建议将.sdo文件与ModelSim的工程文件(.mpf文件)放在同一个目录下，不然ModelSim会报类似无法读取.sdo文件的错误。当加入.sdo文件时，需要在如下图所示的“Apply to Region”的编辑框内填写延迟信息文件作用的区域。
举个例子来说明：
TestBench文件中定义了测试文件的Mole名称为ConvEncdTestBnch。
TestBench文件中调用待测顶层文件的实例名为top_encode_1。（top_encode top_encode_1(clk, rst, dataIn, serialData, parData);这是TestBench文件中调用顶层的语句）
所以在作用区域内需要填写“/ConvEncdTestBnch/top_encode_1”。

6) 右键点击名为“Simulation1”的仿真配置，快捷菜单中选择“Execute”命令，执行仿真。
7) 指定延时文件sdo 路径时，特别注意“域”的指定，否则用户会在timing 仿真中报load error “can’t find instance file”. 指定的域可以从sim标签页查看sim 的top 层，或要仿真的对象。另外，时序仿真时，一定要记住要把顶层top.v 用 top.vo 替换。同时要确保预编译的库中每个库的名字必需遵循altera的要求，比如：cylcone 的device 库必需命名为cycclone, maxii 的device命名为maxii, flex10Ke 和acex1K 都命名为flex10Ke,详细查看文档附件。Simulation.pdf
8) 提供一个testbench 的模板。

利用ModelSim SE6.0C实现功能仿真
功能仿真流程比较简单，一般不会出现什么问题，这里不再多述。