verilog编译软件下载

① verilog编译软件synopsys VCS哪里可以下载

迅雷 哇嘎 汉魅 。。。

② Verilog HDL要用什么软件

如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。

verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。

希望能帮到你。

③ verilog的程序写完后，下一步怎么做什么软件比较好进行编译和仿真

1步、写测试平台在modesim里面仿真。
2步、仿真通过后如果是做FPGA的话，直接在QUARTUS II里综合一下就可以下载到FPGA里了。
3、如果需要做ASIC的话需要用到DC综合，然后放到后端工具中自动布局布线生成版图，投片。
当然，综合后和自动布局布线后你可以做一个后仿真，将你的延时信息提取出来后在放到modesim里面仿真。
4、编译和仿真最好的工具就是modesim，它最大的优点是速度快，仿真精度也高。但是其编译较宽松，很多错误无法发现。我现在做项目时一般modesim做初级编译，然后用quartus ii做最终编译，如果这样能过的话，你的设计就没错误了。仿真仅用modesim也会产生问题，就是你测试一般无法产生覆盖面100%的激励，所以仿真通过后再下载到FPGA中进行原型验证下，如果FPGA能过得话，你的设计逻辑也就基本满足要求了。

④ VERILOG中编译、适配、综合、下载是什么意思

我尽量用简单的语言说明一下。
编桥迹歼译：对文本描述的verilog语言进行分析并进而转化为能够供下载到FPGA(为了跟你所问的问题相对应，此处就针对FPGA等可配置器件流程展开回答，本来verilog也可以用于ASIC（专用集成电路）设计的)。它是一个包含多个概念的统一说法。编译可以包含语法分析、综合、适配等多个环节。
综合：综合是把verilog语言描述的抽象层次较高的设计描述转化成为抽象层次较低的电路网表，表现为一般的数字逻辑，能够对应到具体的门级逻辑。
适配：把综合后的具体数字逻辑映射到具体的不同型号当中的FPGA器件中去，包括选择哪一些基本逻辑单元（主要包含LUT和寄存器单元等），以及敏冲布局布线等。
下载：下载就是将整个州棚编译过程完成的可下载二进制信息通过下载线从计算机端传递到FPGA开发板端，并完成FPGA内部电路的具体配置（LUT中的存储信息以及连接线的连接开关设置等等），形成具有相应功能的功能电路。