pld编译器

❶ quartus 选择哪个器件进行编译

QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS

使用步骤：

一、建立工程.
1、“File”→“New Project Wizard”开始新工程的建立设置。‘NEXT’
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、‘finish’ 完成工程的设置。

二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:“Assignment”→“Compiler Settings Wizard”→“Next”
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
“File”→“New”→“Other Files”→“Vector Waveform File”→“OK”
2、选择输入输出引脚
Edit→“Insert Node or Bus”→“Node Finder”，在“Filter”处选择“Pins:all”，再按下“ >>”将所有选中的引脚添加到“Seleted Nodes”框，点“OK”→“OK”完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→‘End Time’ 设置仿真结束的时间， ‘Grid Size’设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
‘Assignments’→‘Wizards’→‘Simulator Settings Wizard’→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
‘Processing’→‘Start Compilation＆Simulation’
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。

四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
‘File’→‘Creat/Updata’→‘Creat Symbol Files for Current File’ 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
“File”→“New”→“Device Design Files”→“Block Diagram/Schematic File”→“OK”
（2）输入元件
右键→‘Insert’→‘Symbol’→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线

❷ 请高人解释一下集成电路设计中 可编程逻辑器件设计（PLD）和现场可编程逻辑阵列设计（FPGA）和两者的区别

CPLD（Complex Programmable Logic Device）是Complex PLD的简称,一种较PLD为复杂的逻辑元件。
CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

发展历史及应用领域：
20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构
设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。

器件特点：
它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。

如何使用：
CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。

FPGA是Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA诞生于1985年，当时第一个FPGA采用2μm工艺，包含64个逻辑模块和85000个晶体管，门数量不超过1000个，由名为Ross Freema所发明，当时他所创造的FPGA被认为是一个不切实际发明，他的同事Bill Carter曾说：“这种理念需要很多晶体管，并且那时晶体管是非常珍贵的东西。”，所以人们认为Ross的想法过于脱离现实。但是Ross预计：根据摩尔定律（每18个月晶体管密度翻一翻），晶体管肯定会越来越便宜，因此它就越来越常见。在短短的几年内，正如Ross所预言的，出现了数十亿美元的现场可编程门阵列（FPGA）市场。但是可惜的是，他无法享受这一派欣欣向荣的景象，在1989年Ross Freeman就与世长辞了，但是它的发明却持续不断地促进电子行业的进步与发展。

我们都知道构成数字逻辑系统最基本的单元是与门、或门、非门等，而他们都是用三极管、二极管和电阻等元件构成，然后与门、或门、非门又构成了各种触发器，实现状态记忆，FPGA属于数字逻辑电路的一种，同样由这些最基本的元件构成。一个FPGA可以将上亿个门电路组合在一起，集成在一个芯片内，打破以往需要用庞大分立门电路元器件搭建的历史，不仅电路面积、成本大大减小，而且可靠性得到了大幅度的提升。

一般的FPGA内部是由最小的物理逻辑单位LE、布线网络、输入输出模块以及片内外设组成，所谓的最小物理逻辑单元是指用户无法修改的、固定的最小的单元，我们只能将这些单元通过互联线将其连接起来，然后实现用户特定的功能。一个LE由触发器、LUT以及控制逻辑组成，可以实现组合逻辑和时序逻辑；随着FPGA集成度的不断增加，其内部的片内外设也越来越多，内部可集成SRAM、Flash、AD、RTC等外设，真正实现单芯片解决整个系统功能的目的。所以我们所理解的FPGA最底层是一些实实在在的门电路构成，然后由门电路构成最小的物理逻辑单元，然后通过布线层将这些最小物理逻辑单元连接成用户需要的特定功能，我们所需要控制的是布线层之间的互连开关，这也是我们编程的对象，通过这些开关来改变功能。

当今的FGPA按工艺分主要有SRAM工艺和Flash工艺（工艺是针对它们的编程开关来说的）两类，SRAM工艺的FPGA最大的特点是掉电数据会丢失，无法保存，所以它们的系统除了一个FPGA以外，外部还需要增加一个配置芯片用于保存编程数据，每次上电的时候都需要从这个配置芯片将配置数据流加载到FPGA，然后才能正常的运行；但是Flash架构的FPGA掉电不会丢失数据，无需配置芯片，上电即可运行，它的特点非常类似ASIC，但是又比ASIC更加的灵活，可以重复编程。在一些小规模的公司或者产品量不是很大的时候往往更倾向于用FPGA来取代ASIC，不仅能够降低风险，而且能够降低成本。

1.2 为什么要学习FPGA？

FPGA从诞生以来，经历了从配角到主角的过程，从初期开发应用到限量生产应用再到大批量生产应用的发展历程。从技术上来说，最初只是逻辑器件，现在强调平台概念，加入数字信号处理、嵌入式处理、高速串行和其他高端技术，从而被应用到更多的领域，正因为其飞速的发展，让更多学FPGA的人看到了希望，其广阔的前景正是我们选择的原因之一。

1． 广阔的发展前景

据市场调研公司Gartner Dataquest预测，2010年FPGA和其它可编程逻辑器件(PLD)市场将从2005年的32亿美元增长到67亿美元，未来还将有不断往上增长的趋势。FPGA及PLD产业发展的最大机遇是替代ASIC和专用标准产品(ASSP)，由ASIC和ASSP构成的数字逻辑市场规模大约为350亿美元。由于用户可以迅速对PLD进行编程，按照需求实现特殊功能，与ASIC和ASSP相比，PLD在灵活性、开发成本以及产品及时面市方面更具优势，所以未来FPGA将会是一个非常有前景的行业。

FPGA由于其结构的特殊性，可以重复编程，开发周期较短，越来越受人们的青睐，它的特点也更接近ASIC，ASIC比FPGA最大的优势是低成本，但是FPGA的价格现在也是越来越低，例如：Actel的Nano系列更是打破了FPGA的价格屏障，提供超过50种低于1美金的FPGA，在一定程度上已经可以与ASIC相抗衡。

根据当前发展的趋势，未来的FPGA势必将会取代一部分ASIC的市场，虽然根据摩尔定律(Moore’s Law)：每18至24个月能在相同的单位面积内多挤入一倍的晶体管数，这意味着电路成本每18至24个月就可以减半，但这只是指裸晶(Die)的成本，并不表示整个芯片的成本减半，这是由于晶圆制造更前端的掩膜(Mask)成本、晶圆制造更后端的封装(也称为：构装、包装)成本、人力成本等都不会随摩尔定律而变化，反而芯片的成本有上升的趋势，所以过去许多中、小用量的芯片无法用先进的工艺来生产，对此不是持续使用旧工艺来生产，就是必须改用FPGA芯片来生产……

因此，未来的趋势告诉我们，FPGA将成为21世纪最重要的高科技产业之一，特别是国内的FPGA市场，更是一个“未开垦的处女地”，抓住现在的机遇意味着为我们将来的产品提供更多的竞争力。

2． 提供更多就业机会
虽然FPGA市场的广阔，但是FPGA的技术人员是极度地缺乏，其原因是还未得到高校的重视，很多学校都未开FPGA的课程，导致学生毕业后连什么是FPGA，什么是Verilog都不知道，失去了很多就业的机会。我们公司(广州单片机发展有限公司)这三年来跑遍了全国22个城市，每次宣讲会场里场外都站满了人，每个学生都渴望寻找一份好工作的心情由此可见一斑，但通过考试发现懂FPGA和Verilog的学生却寥寥无几，尽管我们每年都对招聘FPGA人才寄予了很大的希望，但每次都失望而归，深深地体会到招聘FPGA开发工程师困难重重。

由此可见在应届毕业生中熟练掌握FPGA的学生属于稀缺资源，然而企业为培养FPGA开发工程师无不付出沉重的代价，所以对于在校电类专业的学生来说，这就是打造个人差异化竞争力的机会，事实上只要掌握FPGA就能够找到一份薪水更好的工作。我们公司每次在考核员工时往往都会特别关注这些“特殊员工”的情况，一般来说这些员工的工作都会比其它岗位高500元，这就是学习FPGA的优势，但是很多人不曾完全意识到掌握FPGA技术的重要性。

当前受金融危机的影响，对学生的就业更是巨大的考验，据教育部的统计，2008年，全国普通高校毕业生达559万人，比2007年增加64万人，2009年高校毕业生规模达到611万人，比2008年增加52万人，如此多的大学生面临着就业的问题，如果不具备一定的技能，将会淹没在大学生的潮流之中而找不到理想的工作，而学习FPGA可以帮助学生多一技之长，大大提高就业的机会。

3．具有更大的技术扩展空间
我们都知道，以前IC半导体产业一直是国内比较薄弱的产业，与国外的发展步伐相比还差甚远，我们所用的IC大部分都来自欧美地区，国内拥有自主产品的IC技术不多，多半需要引进国外先进的IC设计技术，但是自2000年以来，中国大陆的IC设计企业如雨后春笋般迅速涌现，企业数量5年增加了4倍多，2005年已经达到500多家，销售收入过亿元人民币的设计企业达到17家，其中两家超过5亿元。概括地讲，中国的IC设计公司可以分为四类，第一类是国有IC设计公司，一般是承担政府研发任务的研究所转制后设立；第二类是由系统厂商的设计部门独立出来的IC设计公司；第三类是民营IC设计公司，以海归型为主；最后一类是外资IC设计公司。

所以IC设计也是未来发展的一个重点方向，将会是国家大力扶持的产业之一，而IC的设计人员所必须掌握的是FPGA的技术，在芯片流片之前都是通过FPGA来进行前期的设计验证，用的语言也是FPGA的设计语言，只是在后端的设计中才用到IC设计的特定技术，所以IC设计人员必定是懂得FPGA设计的人，掌握FPGA的技术是通往IC设计殿堂的必经之路，学习FPGA有助于给我们更大的技术扩展空间。

1.3 怎样学FPGA？
既然FPGA对我们如此的重要，那对于初学者的我们又应该如何去学呢？学习一样知识应该有好的老师教导，我们才能更快的掌握，可惜的是大部分的学校未开相关的课程，也缺少相关专业的老师，我们如何能够找到一个捷径或方法帮助我们学会这么极具竞争力的技术，让我们通向成功的殿堂呢？笔者觉得应该需要有步骤，有目的、循序渐进地掌握相关的技术，我们公司从原来的1人的FPGA团队，发展到如今30人左右的FPGA团队，有着一些成长的经历和经验，也希望在此能与大家一起分享。

1． 掌握FPGA编程语言
在学习一门技术之前我们往往从它的编程语言开始，就如学习单片机一样，我们从C语言开始，掌握了C语言，开发单片机就不是什么难事了。学习FPGA也是如此，FPGA的编程语言有两种：VHDL和Verilog，这两种都适合用于FPGA的编程，VHDL比Veirlog早出现，由美国的军方组织开发，在1987年成为了IEEE的标准；Verilog则是由民间一家普通的公司私有财产转化而来，基于其优越性，在1995成为了IEEE标准。VHDL在欧地区应用的较为广泛，而Verilog在中国、美国、日本、台湾等地应用较为广泛，笔者比较推崇的是Verilog，因为它非常易于学习，很类似于C语言，如果具有C语言基础的人，只需要花很少的时间便能掌握Verilog，而VHDL较为抽象，学习需要一段较长的时间。

如果是学生，学习Verilog最好的时期是在大学二年级，与数字电路同步学习，不仅能够理解数字电路实现的方式，更能通过FPGA将数字电路得以实现，笔者发现华中科技大学康华光教授主编的《电子技术基础（数字部分）》非常好，可以说是一本与时俱进的教材，在其中介绍了Verilog语言，并且在每一章的最后一节都介绍了如何使用Verilog建模实现相关数字电路的内容，非常适合大二学习FPGA的学生，本书同样以《电子技术基础（数字部分）》为背景，并与该书进行配套同步，在它的基础上进行了升华和改进，源于它而又高于它，所以也可以同步学习。大三、大四的学生还可以进一步将Verilog进行强化，学习北京航天航空大学的夏宇闻教授编写的《Verilog数字系统设计教程（第二版）》可以比较全面地、详细地掌握Verilog的基本语法，对大二学习的内容进一步的巩固和强化。

如果是其他初学者，可以直接借助《Verilog数字系统设计教程（第二版）》和本书即能对Verilog的语法进行全面的掌握。这是学习FPGA的第一步，也是必不可少的一步。

2． 一个易学易用的硬件平台是成功的一半
除了学习编程语言以外，更重要的是实践，将自己设计的程序能够在真正的FPGA里运行起来，这时我们需要一个硬件平台的支持，然后以前的FPGA硬件平台的价格让很多的初学者望而却步，上千元的价格并不是一般的初学者（特别是学生）能够承受的，而且不易学习。针对这样的现状，也是为了回馈社会，帮助更多想学FPGA又没有经济能力的爱好者，广州周立功单片机发展有限公司开发了一套低成本的FPGA开发套件，售价仅99元，即使是学生也是完全能够承受得起，这款开发套件可以说是根本不赚钱，我们不仅要提供硬件电路，我们还得配套提供一系列教程资料。

过去的一年来，我们一共投入了4位开发工程师围绕EasyFPGA030开展工作，翻译全部开发工具软件技术资料，先自己吃透然后再根据自己的理解、实践和多次讨论，将技术资料通俗化，并且录制了第一个“Actel FPGA快速入门视频教程”供初学者免费下载，便于初学者快速入门，当第一版做出来销售1000套之后，才发现初学者的焊接经验不足，于是又开始设计第二版，这就是目前大家在网站上见到的一体化EasyFPGA030开发学习板。为了能够带给大家最准备、最权威的知识，我们还请了国内第一个EDA创始人之一的夏宇闻教授给我们进行Veirlog的培训，培训完后我们制作一系列Veirlog视频教程和PPT供初学者学习，同样免费提供给大家。同时，我们和夏老师一起共同合作编写了本书，目的是希望能够以最快的速度帮助初学者入门，另外我们还有一个30人的团队全面的提供FPGA的技术支持和售后服务，解决用户的后顾之忧。

所以通过EasyFPGA030的平台学习，不仅节约了前期学习的成本，而且该套件详实的资料使得非常的易用易学，对于初学者来说是一个不可多得的FPGA开发平台。

3． 技术进行巩固和升华
对于初学者来说，有了一定基础后，应该将其继续的巩固和升华，笔者认为竞赛是学生进行验证所学知识很好的舞台，不仅能够锻炼学生的动手能力，而且能够发挥学生的创造力和想象力。

广州周立功公司已经成功举办了两届“Actel杯全国大学生FPGA电子竞赛”，参加的队伍分别是100队和300队，每支队伍都将免费获得价值1480元的一套FPGA开发套件作为竞赛的平台，竞赛完后该套件无需退回，而且设置了最高5000元的奖金，这种举措对公司来说只有投入，很难看到产出，但是我们还坚持做了，主要是想给学生提供施展才华的舞台，让更多的人了解FPGA，学会FPGA，2009年我们又将启动了第三届竞赛，将队伍扩大到1000支，给更多的人提供机会，我们的目标就是要将创新教育实践活动进行到底，培养出一批又一批适合企业发展的人才。

1.4 小结
综上所述，我们只有了解了什么是FPGA，为什么要学习FPGA，怎么学习FPGA后，我们才能非常有目的、有计划的去掌握这门技术，我相信通过我们的共同努力，一定能够培养出一批又一批优秀的FPGA人员。

❸ 可编程逻辑器件的具体概念是什么

简单点说，就是可以用语言（比如C语言HDL语言什么的）写入程序的集成电路，一般写程序运用到逻辑推论上的东西

❹ 时钟问题

教学目标
时钟问题可以看做是一个特殊的圆形轨道上2人追及或相遇问题，不过这里的两个“人”分别是时钟的分针和时针。
时钟问题有别于其他行程问题是因为它的速度和总路程的度量方式不再是常规的米每秒或者千米每小时，而是2个指针“每分钟走多少角度”或者“每分钟走多少小格”。对于正常的时钟，
具体为：整个钟面为360度，上面有12个大格，每个大格为30度；60个小格，每个小格为6度。
分针速度：每分钟走1小格，每分钟走6度
时针速度：每分钟走十二分之一小格，每分钟走0.5度
注意：但是在许多时钟问题中，往往我们会遇到各种“怪钟”，或者是“坏了的钟”，它们的时针和分针每分钟走的度数会与常规的时钟不同，这就需要我们要学会对不同的问题进行独立的分析。
要把时钟问题当做行程问题来看，分针快，时针慢，所以分针与时针的问题，就是他们之间的追及问题。另外，在解时钟的快慢问题中，要学会十字交叉法。
例如：时钟问题需要记住标准的钟，时针与分针从一次重合到下一次重合，所需时间为65又11分之5 分。
总结
基本思路：
1、按照行程问题中的思维方法解题；
2、不同的表当成速度不同的运动物体；
3、路程的单位是分格（表一周为60分格）；
4、时间是标准表所经过的时间；
合理利用行程问题中的比例关系；
解题技巧/思路：
数量关系技巧包含了数学运算技巧和数字推理技巧两大部分，公务员考试数学运算是最为考生所头疼，其所占分值高并且难度也高。
时钟问题常见的考查形式是钟面追及。钟面追及问题通常是研究时针、分针之间的位置的问题，如“分针和时针的重合、垂直、成一直线、成多少度角”等。时针、分针朝同一方向运动，但速度不同，类似于行程问题中的追及问题。解决此类问题的关键在于确定时针、分针的速度或速度差。
具体的解题过程中可以用分格法，即时钟的钟面圆周被均匀分成60小格，每小格我们称为1分格。分针每小时走一圈，即60分格，而时针每小时只走5分格，因此分针每分钟走1分格，时针每分钟走1/12分格。速度差为11/12分格。也可以用度数法，即从角度观点看，钟面圆周一周是360°，分针每分钟转360/60度，即分针速度为6°/min，时针每小时转360/12=30度，所以每分钟的速度为30°/60，即0.5°/min。分针与时针的速度差为5.5°/min。
例题精讲
模块一、时针与分针的追及与相遇问题
【例 1】 王叔叔有一只手表，他发现手表比家里的闹钟每小时快 30 秒.而闹钟却比标准时间每小时慢 30 秒，那么王叔叔的手表一昼夜比标准时间差多少秒？
【解析】 闹钟比标准的慢 那么它一小时只走（3600-30）÷3600个小时，手表又比闹钟快 那么它一小时走（3600+30）/3600个小时，则标准时间走1小时 手表则走（3600-30）÷3600X（3600+30）÷3600个小时，则手表每小时比标准时间慢1—【（3600-30）÷3600X（3600+30）÷3600】=1—14399÷14400=1÷14400个小时，也就是1÷14400X3600=四分之一秒，所以一昼夜24小时比标准时间慢四分之一乘以24等于6秒
【解析2】由题干可得手表：闹钟=（3600+30）：3600，闹钟：标准=（3600-30）：3600，可以得到手表：标准=（3600+30）*（3600-30）：3600*3600，则标准时间走1小时（3600秒），手表走（3600+30）*（3600-30）/3600/3600*3600秒，那么1昼夜24小时手表共走了（3600+30）*（3600-30）/3600/3600*24*3600=86394秒，而一昼夜共有24*3600=86400秒，故相差86400-86394=6秒
【巩固】 小强家有一个闹钟，每时比标准时间快3分。有一天晚上10点整，小强对准了闹钟，他想第二天早晨6∶00起床，他应该将闹钟的铃定在几点几分？
【解析】 6：24
【巩固】 小翔家有一个闹钟，每时比标准时间慢3分。有一天晚上8:30，小翔对准了闹钟，他想第二天早晨6∶30起床，于是他就将闹钟的铃定在了6∶30。这个闹钟响铃的时间是标准时间的几点几分？
【解析】 7点
【巩固】 当时钟表示1点45分时，时针和分针所成的钝角是多少度？
【解析】 142.5度
【例 2】 有一座时钟现在显示10时整．那么，经过多少分钟，分针与时针第一次重合；再经过多少分钟，分针与时针第二次重合?
【解析】分针每小时走一圈12格，时针走1格，分针每小时比时针多走12－1=11格，每分钟多走11/60格。10时整的时候，时针与分针相距10格，第一次重合，分针要在相同的时间里比时针多走10格，所用时间是：10÷11/60=54又6/11（分钟）第二次重合，分针要比时针多走12格，所用时间是：12÷11/60=65又5/11（分钟）
【巩固】 钟表的时针与分针在4点多少分第一次重合？
【解析】 此题属于追及问题，追及路程是20格，速度差是12/60-1/60 ，所以追及时间是：20/（12/60-1/60 ） （分）。
也可以用度数算：4*30/5.5=240/11分钟
【巩固】 现在是3点，什么时候时针与分针第一次重合？
【解析】 根据题意可知，3点时，时针与分针成90度，第一次重合需要分针追90度， （分）
【例 3】 钟表的时针与分针在8点多少分第一次垂直？
【解析】 此题属于追及问题，但是追及路程是4 格（由原来的40格变为15格），速度差是 ，所以追及时间是： （分）。
【例 4】 2点钟以后，什么时刻分针与时针第一次成直角？
【解析】 根据题意可知，2点时，时针与分针成60度，第一次垂直需要90度，即分针追了90+60=150（度）， （分）
【例 5】 8时到9时之间时针和分针在“8”的两边，并且两针所形成的射线到“8”的距离相等．问这时是8时多少分?
【解析】 8点整的时候，时针较分针顺时针方向多40格，设在满足题意时，时针走过x格，那么分针走过40-x格，所以时针、分针共走过x+(40-x)=40格．于是，所需时间为 分钟，即在8点 分钟为题中所求时刻．
【例 6】 现在是10点，再过多长时间，时针与分针将第一次在一条直线上？
【解析】 时针的速度是 360÷12÷60=0.5(度/分),分针的速度是 360÷60=6(度/分),即 分针与时针的速度差是 6-0.5=5.5(度/分),10点时，分针与时针的夹角是60度， ,第一次在一条直线时，分针与时针的夹角是180度，,即 分针与时针从60度到180度经过的时间为所求。,所以 答案为 (分)
【巩固】 在9点与10点之间的什么时刻，分针与时针在一条直线上？
【解析】 根据题意可知，9点时，时针与分针成90度，第一次在一条直线上需要分针追90度，第二次在一条直线上需要分针追270度，答案为 （分）和 （分）
【例 7】 晚上8点刚过，不一会小华开始做作业，一看钟，时针与分针正好成一条直线。做完作业再看钟，还不到9点，而且分针与时针恰好重合。小华做作业用了多长时间？
【解析】 根据题意可知， 从在一条直线上追到重合，需要分针追180度， （分）
【例 8】 某人下午六时多外出买东西，出门时看手表，发现表的时针和分针的夹角为110°，七时前回家时又看手表，发现时针和分针的夹角仍是110°．那么此人外出多少分钟?
【解析】 如下示意图，开始分针在时针左边110°位置，后来追至时针右边110°位置．
于是，分针追上了110°+110°=220°，对应 格．所需时间为 分钟．所以此人外出40分钟．
评注：通过上面的例子，看到有时是将格数除以 ，有时是将格数除以 ，这是因为有时格数是时针、分针共同走过的，对应速度和；有时格数是分针追上时针的，对应速度差．对于这个问题，大家还可以将题改为:“在9点多钟出去，9点多钟回来，两次的夹角都是110°,答案还是40分钟．
【例 9】 上午9点多钟，当钟表的时针和分针重合时，钟表表示的时间是9点几分？
【解析】 时针与分针第一次重合的经过的时间为： （分），当钟表的时针和分针重合时，钟表表示的时间是9点 分。
【例 10】 小红上午8点多钟开始做作业时，时针与分针正好重合在一起。10点多钟做完时，时针与分针正好又重合在一起。小红做作业用了多长时间？
【解析】 8点多钟时,时针和分针重合的时刻为： （分）10点多钟时,时针和分针重合的时刻为： （分） ，小红做作业用了 时间
【例 11】 小红在9点与10点之间开始解一道数学题，当时时针和分针正好成一条直线，当小红解完这道题时，时针和分针刚好第一次重合，小红解这道题用了多少时间？
【解析】 9点和10点之间分针和时针在一条直线上的时刻为： （分），时针与分针第一次重合的时刻为： （分），所以这道题目所用的时间为： （分）
【例 12】 一部动画片放映的时间不足1时，小明发现结束时手表上时针、分针的位置正好与开始时时针、分针的位置交换了一下。这部动画片放映了多长时间？
【解析】 根据题意可知，时针恰好走到分针的位置，分针恰好走到时针的位置，它们一共走了一圈，即 （分）
【例 13】 有一座时钟现在显示10时整。那么，经过多少分钟，分针与时针第一次重合；再经过多少分钟，分针与时针第二次重合？
【解析】 根据题意可知，10点时，时针与分针成60度，第一次重合需要分针追360-60=300（度）， （分）第二次重合需要追360度，即 分。
模块二、时间标准及闹钟问题
【例 14】 钟敏家有一个闹钟，每时比标准时间快2分。星期天上午9点整，钟敏对准了闹钟，然后定上铃，想让闹钟在11点半闹铃，提醒她帮助妈妈做饭。钟敏应当将闹钟的铃定在几点几分上？
【解析】 闹钟与标准时间的速度比是62:60=31:30, 11点半与9点相差 150分， 根据十字交叉法，闹钟走了 150×31÷30=155(分),所以 闹钟的铃应当定在11点35分上。
【例 15】 小翔家有一个闹钟，每时比标准时间慢2分。有一天晚上9点整，小翔对准了闹钟，他想第二天早晨6∶40起床，于是他就将闹钟的铃定在了6∶40。这个闹钟响铃的时间是标准时间的几点几分？
【解析】 闹钟与标准时间的速度比是 58:60=29:30 晚上9点与次日早晨6点40分相差580分， 即 标准时间过了 580×30÷29=600(分),所以 标准时间是7点。
【例 16】 有一个时钟每时快20秒，它在3月1日中午12时准确，下一次准确的时间是什么时间？
【解析】 时钟与标准时间的速度差是 20秒/时，因为经过12小时，时钟的指针回到起始的位置，所以到下一次准确时间时，时钟走了 12×3600÷20=2160(小时) 即 90天， 所以 下一次准确的时间是5月30日中午12时。
【例 17】 小明家有两个旧挂钟，一个每天快20分，另一个每天慢30分。现在将这两个旧挂钟同时调到标准时间，它们至少要经过多少天才能再次同时显示标准时间？
【解析】 快的挂钟与标准时间的速度差是 20分/天,慢的挂钟与标准时间的速度差是 30分/天,快的每标准一次需要 12×60÷30=24(天),慢的每标准一次需要 12×60÷20=36(天),24与36的最小公倍数是 72,所以 它们至少要经过72天才能再次同时显示标准时间。
【例 18】 某科学家设计了只怪钟，这只怪钟每昼夜10时，每时100分（如右图所示）。当这只钟显示5点时，实际上是中午12点；当这只钟显示6点75分时，实际上是什么时间？
【解析】 标准钟一昼夜是24×60=1440（分）,怪钟一昼夜是100×10=1000（分）,怪钟从5点到6点75分，经过175分，根据十字交叉法，1440×175÷1000=252（分）,即4点12分。
【例 19】 手表比闹钟每时快60秒，闹钟比标准时间每时慢60秒。8点整将手表对准，12点整手表显示的时间是几点几分几秒？
【解析】 按题意，闹钟走3600秒手表走3660秒，而在标准时间的一小时中，闹钟走了3540秒。所以在标准时间的一小时中手表走3660÷3600×3540 = 3599（秒）即手表每小时慢1秒，所以12点时手表显示的时间是11点59分56秒。
模块三
【例 20】 某人有一块手表和一个闹钟，手表比闹钟每时慢30秒，而闹钟比标准时间每时快30秒。问：这块手表一昼夜比标准时间差多少秒？
【解析】 根据题意可知，标准时间经过60分，闹钟走了60.5分，根据十字交叉法，可求闹钟走60分，标准时间走了60×60÷60.5分，而手表走了59.5分，再根据十字交叉法，可求一昼夜手表走了59.5×24×60÷（60×60÷60.5）分，所以答案为24×60-59.5×24×60÷（60×60÷60.5）=0.1（分）0.1分=6秒
【例 21】 高山气象站上白天和夜间的气温相差很大，挂钟受气温的影响走的不正常，每个白天快30秒，每个夜晚慢20秒。如果在10月一日清晨将挂钟对准，那么挂钟最早在什么时间恰好快3分？
【解析】 根据题意可知，一昼夜快10秒，（3×60-30）÷10=15（天），所以挂钟最早在第15+1=16（天）傍晚恰好快3分钟，即10月16日傍晚。
【例 22】 一个快钟每时比标准时间快1分，一个慢钟每时比标准时间慢3分。将两个钟同时调到标准时间，结果在24时内，快钟显示9点整时，慢钟恰好显示8点整。此时的标准时间是多少？
【解析】 根据题意可知，标准时间过60分钟，快钟走了61分钟，慢钟走了57分钟，即标准时间每60分钟，快钟比慢钟多走4分钟，60÷4=15（小时）经过15小时快钟比标准时间快15分钟，所以现在的标准时间是8点45分。
【例 23】 小明上午 8点要到学校上课，可是家里的闹钟早晨 6点10分就停了，他上足发条但忘了对表就急急忙忙上学去了，到学校一看还提前了10分。中午12点放学，小明回到家一看钟才11点整。如果小明上学、下学在路上用的时间相同，那么，他家的闹钟停了多少分？
【解析】 根据题意可知，小明从上学到放学一共经过的时间是290分钟（11点减去6点10分）,在校时间为250分钟（8点到12点，再加上提前到的10分钟）所以上下学共经过290-250=40（分钟），即从家到学校需要20分钟，所以从家出来的时间为7：30（8：00-10分-20分）即他家的闹钟停了1小时20分钟，即80分钟。