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quartus编译结果中资源

发布时间: 2022-07-07 16:33:21

㈠ quartus 选择哪个器件进行编译

QuartusII 是Altera公司开发的功能最强大的PLD编译工具,全面取代MAX+PLUS

使用步骤:

一、建立工程.
1、“File”→“New Project Wizard”开始新工程的建立设置。‘NEXT’
2、指定project的路径,和project的名称,顶层文件的名称(一般与工程名相同)。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、‘finish’ 完成工程的设置。

二、输入文件. 在工程中新建设计文件:图形文件“Block Diagram/Schematic File”,Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件,则文件名应该保存为与工程名相同。
2、编译设置:“Assignment”→“Compiler Settings Wizard”→“Next”
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项:
(1) Analysis&Synthesis语法检查,把大电路转成较小的元件
(2) Fitter 器件资源利用情况,引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
“File”→“New”→“Other Files”→“Vector Waveform File”→“OK”
2、选择输入输出引脚
Edit→“Insert Node or Bus”→“Node Finder”,在“Filter”处选择“Pins:all”,再按下“ >>”将所有选中的引脚添加到“Seleted Nodes”框,点“OK”→“OK”完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→‘End Time’ 设置仿真结束的时间, ‘Grid Size’设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准,仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
‘Assignments’→‘Wizards’→‘Simulator Settings Wizard’→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件,才可以开始仿真。因为有时一个工程需要建立多个 仿真文件,这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时,“ timing”代表考虑延时,“functional”表示功能型的仿真。
5、先编译后仿真
‘Processing’→‘Start Compilation&Simulation’
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中,在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应,工程文件改变后要重新仿真后才有意义。

四、将工程模块化,利用图形设计文件建立更大的工程
模块工程文件(“Block Diagram/Schematic File”或“Verilog HDL File”)编译仿真成功后就可以 将其模块化,然后在更高层次将各个模块级联起来,构成更大得工程。
1、模块化
‘File’→‘Creat/Updata’→‘Creat Symbol Files for Current File’ 然后编译器会自动将当前工程完整得编译一遍,然后生产图形模块,放在存放当前工程的文件夹里。
2、更大的工程
(1)建立工程文件
“File”→“New”→“Device Design Files”→“Block Diagram/Schematic File”→“OK”
(2)输入元件
右键→‘Insert’→‘Symbol’→可以在库文件中选,也可以通过“浏览”将已经建立图新模块的 工程加载进来。
(3)连线

㈡ quartus中换电路图后编译下载后还是原来的结果

是正常的。
本来图片就都是一样的,编译就只是文字,图片当然不可能有改变了,改变也只是图片上的字。
下载是指将文件从FTP服务器拷贝到自己的计算机。访问独立的FTP服务器需使用FTP客户软件,已有许多功能各异的专用FTP客户软件供您选用。而访问内嵌FTP的服务器,只需浏览器就可以。

㈢ 为什么quartus 工程编译通过但summary显示有的模块占有的FPGA逻辑资源为0

正常,因为像PLL这类的模块是在FPGA里有对应的硬件来实现的,不需要占用可编程逻辑

㈣ Quartus II编译时出现错误

第一条是没有找到所需要的初始化文件或者已经编译生成的hex文件,如果有其他编译软件的话,请在编译时,生成hex文件前打钩
第二条也许是always的敏感变量出现问题,没有给出程序一时无法解决
一共两条错误,后面的是warning,可以不予理睬

㈤ quartus中怎样编译打开的文件

将要编译的文件设为当前文件就可以编译了,或者打开文件的时候,先打开一个类quarus图标的你需要的文件的文件名,然后再打开文件就可以直接编译了

㈥ 求教关于QuartusII的文件编译问题

这个问题还么有考虑过...不过建议还是从顶层文件对整个工程进行编译来估算比较合理。

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