先出存储器

❶ 请问FIFO是什么意思

FIFO( First Input First Output)简单说就是指先进先出。由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵

活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。

在系统设计中，以增加数据传输率、处理大量数据流、匹配具有不同传输率的系统为目的而广泛使用FIFO存储器，从而提高了系统性能。FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其

内的数据第一个被移出，其中一个存储器的输入口，另一个口是存储器的输出口。对于单片FIFO来说，主要有两种结构：触发导向结构和零导向传输结构。触发导向传输结构的FIFO是由寄存器阵列

构成的，零导向传输结构的FIFO是由具有读和写地址指针的双口RAM构成。

(1)先出存储器扩展阅读：

FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能：

1、对连续的数据流进行缓存，防止在进机和存储操作时丢失数据；

2、数据集中起来进行进机和存储，可避免频繁的总线操作，减轻CPU的负担；

3、允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储工作。

参考资料来源：网络-FIFO存储器

❷ FIFO 控制器 的作用是什么

IFO 是先入先出存储器的缩写，FIFO 控制器在数字系统中被大量使用，可以作为数据缓存
使用。时钟同步的FIFO 控制器接口如下图所示，主要接口信号定义如下：
RST_N：异步复位信号，当RST_N 为低电平时，FULL 输出‘0’，EMPTY 信号输出‘1’
电平，FIFO 指针指向0，FIFO 被清空；
CLK：时钟信号，输出信号与CLK 信号同步；
DATAIN：数据输入信号，8 位总线；
RD：读有效信号，高电平有效，当RD 位高时，在时钟信号CLK 的上升沿，DATAOUT 输
出一个8 位的有效数据；
WR：写有效信号，当WR 为高电平时，在CLK 的上升沿，从DATAIN 信号向存储器写入
一个8 位的有效数据；
DATAOUT：数据输出信号，8 位总线，在CLK 的上升沿，当RD 为高电平时，从FIFO 中
输出一个8 位的数据；
FULL：存储器写满标志信号，高电平时表示存储器中的数据已经写满；
EMPTY：存储器读空标志信号，高电平时表示存储器中的数据已经被读空了。

要求：用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY
有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也
不再向存储单元中写入数据(写指针WP 不再移动)。
存储单元使用一个二维数组来建模。注意存储单元的地址在读或者写到最高地址时要能回到
最低值。
写出合适的testbench 来测试所写的Verilog 代码，检验其正确性。

mole fifo_mem(data,clk,rstN,wrN,rdN,empty,full);
inout [7:0] data;
input clk,rstN,wrN,rdN;
output empty,full;
reg [4:0] _cntr,rd_cntr;
wire [3:0] add;
ram16X8 ram(.data(data),.addr(addr),.wrN(wrN),.oe(wrN));
always @(posedge clk or negedge rstN)
if(!rstN) wr_cntr<=0;
else if (!wrN) wr_cntr<=wr_cntr+1;
always @ (posedge clk or negedge rstN)
if(!rstN) rd_cntr<=0;
else if(!rdN) rd_cntr<=rd_cntr+1;
assign addr=wrN?rd_cntr [3:0]: wr_cntr [3:0];
assign empty=(wr_cntr [3:0] == rd_cntr [3:0])&&!(wr_cntr[4]^rd_cntr[4]);
assign full=(wr_cntr [3:0] ==rd_cntr [3:0])&&(wr_cntr[4]^rd_cntr[4]);
endmole