计算机组成原理实验报告存储器
① 组成原理课程设计论文
组成原理课程设计论文
当代，论文常用来指进行各个学术领域的研究和描述学术研究成果的文章，简称之为论文。它既是探讨问题进行学术研究的一种手段，又是描述学术研究成果进行学术交流的一种工具。它包括学年论文、毕业论文、学位论文、科技论文、成果论文等。接下来我为你带来组成原理课程设计论文，希望对你有帮助。
篇一：计算机组成原理实验报告
一、 实验名称：运算器实验
二、 实验目的：
1.学习数据处理部件的工作方式控制。 2. 学习机器语言程序的运行过程。
三、 实验原理：
CP226实验仪的运算器由一片CPLD实现，包括8种运算功能。运算时先将数据写到寄存器A和寄存器W中，根据选择的运算方式系统产生运算结果送到直通门D。
实验箱上可以向DBUS送数据的寄存器有：直通门D、左移门L、右移门R、程序计数器PC、中断向量寄存器IA、外部输入寄存器IN和堆栈寄存器ST。它们由138译码器的
四、 实验内容：
1. 计算37H+56H后左移一位的值送OUT输出。 2. 把36H取反同54H相与的值送人R1寄存器。
五、 实验步骤：
实验内容(一):
1. 关闭电源。用8位扁平线把J2和J1连接。
2. 用不同颜色的导线分别把K0和AEN、K1和WEN、K2和S0、K3和S1、K4和S2、
K6和X0、K7和X1、K8和X2、K9和OUT连接。 3. K15～K0全部放在1位，K23 ~K16放0位。
4. 注视仪器，打开电源，手不要远离电源开关，随时准备关闭电源，注意各数码管、
发光管的稳定性，静待10秒，确信仪器稳定、无焦糊味。 5. 设置实验箱进入手动模式。
6. 设置K0=0，K8K7K6=000，K23 ~K16=0011 0111。 7. 按下STEP键，在A寄存器中存入37。 8. 设置K0=1，K1=0，K23 ~K16=0101 0110。 9. 按下STEP键，在W寄存器中存入56。
10. 设置K0=1，K1=1，K8K7K6=110，K4K3K2=000。 11. 按下STEP键，L寄存器显示1A。 12. 设置K9=0,其他保持不变。
13. 按下STEP键，OUT寄存器显示1A。 14. 关闭实验箱电源。
实验内容(二):
1. 基本与实验内容(一)的前5个步骤相同(去掉连接OUT寄存器的导线)。 2. 连接K10和SA,K11和SB，K12和RWR。
3. 设置K0=0，K8K7K6=000，K23~K16=0011 0110。 4. 按下STEP键，A寄存器显示36。 5. 设置K8K7K6=100，K4K3K2=110。 6. 按下STEP键，A寄存器显示9C。
7. 设置K1K0=01，K8K7K6=000，K4K3K2=111，K23~K16=0100 0101。 8. 按下STEP键，W寄存器显示45。
9. 设置K1K0=11，K8K7K6=100，,4K3K2=011，K10K11=10，K12=0。 10. 按下STEP键，D寄存器和R1寄存器显示40。 11. 关闭实验箱电源。
六、 实验结论：
实现数据处理部件的工作方式控制和机器语言程序的运行过程。
七、 体会：
通过本次试验，我对运算器实验了解更深了并进一步巩固了第一周所学的内容。
八、 思考题：
如何计算3456H+12EFH的值？ 答：
通过CP226实验仪，把S2S1S0设置为100，可以使用带进位加法运算。由于是四位16进制，可以把它拆开，从个位开始计算，一位一位向上计算通过带进位加法器，即算(64H*64H+64H*10H*3H+64H*3H+10H*9H+8h)+(64H*10H*4H+64H*8H+10H*4H+7H)
篇二：计算机组成原理实验报告
【实验环境】
1. Windows 2000 或 Windows XP
2. QuartusII、GW48-PK2或DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】
1、熟悉原理图和VHDL语言的编写。2、验证全加器功能。
【实验原理】
设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成8组数据的操作。
【实验步骤】
1.1建立工程项目
1.1.4 原理图设计
新建项目后，就可以绘制原理图程序了。下面以一位全加器如图1-12所示为例，讲解原理图的编辑输入的方法与具体步骤。
图1-12 一位全加器原理图
（1）执行菜单“File”→“New…”，或在工具栏中单击图标，弹出如图1-13所示的“New”对话框。在此对话框的“Design Files”项中选择“Block Diagram/Schematic File”，在单击“OK”按钮，QuartusⅡ10.0的主窗口进入如图1-14所示的原理图工作环境界面。
图1-13 “New”对话框
（2）在如图1-14所示的原理图工作环境界面中单击图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“Libraries: ”的相关库中找到合适的元件，再单击“OK”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调入原理图编辑区中。为了输入如图1-12所示的原理图，应分别调入and2、xor2、or3、input、output。对于相同的器件，可通过复制来完成。例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择“Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择“Paste”命令将其粘帖即可。1
图1-14 原理图工作环境界面
图1-15 元件输入对话框
如果元件放置好后，需要改元件的位置时，对于单个器件而言，在该器件上按住鼠标左键，拖到合适的位置后再松开鼠标左键即可；对于多个器件而言，应该按下鼠标左键框选需要移动的所有器件，然后将光标移动到选择的器件上，待光标变成可移动的“十”字光标，此时按住鼠标左键将其拖到合适的位置即可。
如果要删除元件时，应先将元件选中，然后按“Del”键或右键在弹出的菜单中选择“Del”。
如果要旋转元件时，应先将元件选中，然后右键在弹出的菜单中可选“Filp Horizontal”(水平翻转)、“Filp Vertical”(垂直翻转)、“Rotate by Degrees”(逆时针方向旋转，可选90°、180°、270°)等命令。
（3）将光标指向元件的引脚上，光标变成“十”字形状，按下鼠标左键并拖动，就会有导线引出，连接到另一端的元件上后，松开鼠标左键，即可绘制好一根导线，按此方法绘制好全部导线，如图1-16所示。
2
图1-16 导入元件和绘制导线（注意：用鼠标拖出的导线只能最多转一个弯）
图1-17 修改引脚名对话框
（4）双击或右键单击“pin_name”输入引脚，将弹出如图1-17所示的对话框。在此对话框的“Gerneral”页的“Pin name(s) ”项中输入引脚名，如：S，然后单击“确定”按钮，即可将“pin_name”输入引脚名改为“S”。按此方法依次修改其他引脚。修改后如图1-16所示。
（5）执行菜单命令“File”→ “Save…”，或在工具栏中单击
名并单击“保存”按钮即可（此时最好不要更改存储路径）。
图标，弹出“Save AS”对话框，在此对话框中输入文件
2.1 顶层VHDL文件设计
2.1.1 创建工程和编辑设计文件
首先建立工作库，以便设计工程项目的存储。任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘，详细步骤如下：
1、新建一个文件夹。利用资源管理器，新建一个文件夹,如：e : eda 。注意，文件夹名不能用中文。
2、输入源程序。打开QuartusII，选择菜单“File”“New”，在New窗中的“Device Design Files”中选择编译文件的语言类型，这里选“VHDL Files”（如图2-1所示）。然后在VHDL文本编译窗中键入VHDL程序（如图2-2所示）。3
图2-1 选择编辑文件的语言类型
图2-2编辑输入设计文件（顶层设计文件ADD1.VHD）
图2-3利用“New Preject Wizard”创建工程
篇三：计算机组成原理实验2.2_实验报告
一、 实验目的与要求
(1) 掌握Cache 控制器的原理及其设计方法。
(2) 熟悉CPLD 应用设计及EDA 软件的使用。
二、 实验设备
PC 机一台，TD-CM3+或TD-CMX 实验系统一套。
三、 实验原理
本实验采用的地址变换是直接映象方式，这种变换方式简单而直接，硬件实 现很简单，访问速度也比较快，但是块的冲突率比较高。其主要原则是：主存中一块只能映象到Cache 的一个特定的块中。
假设主存的块号为B，Cache 的块号为b，则它们之间的映象关系可以表示 为：b = B mod Cb
其中，Cb 是Cache 的块容量。设主存的块容量为Mb，区容量为Me，则直接 映象方法的关系如图2-2-1 所示。把主存按Cache 的大小分成区，一般主存容量为Cache 容量的整数倍，主存每一个分区内的块数与Cache 的总块数相等。直接映象方式只能把主存各个区中相对块号相同的那些块映象到Cache 中同一块号的那个特定块中。例如，主存的块0 只能映象到Cache 的块0 中，主存的块1 只能映象到Cache 的块1 中，同样，主存区1 中的块Cb（在区1 中的相对块号是0）
也只能映象到 Cache 的块0 中。根据上面给出的地址映象规则，整个Cache 地址与主存地址的低位部分是完全相同的。
直接映象方式的地址变换过程如图2-2-2 所示，主存地址中的块号B 与Cache 地址中的块号b 是完全相同的。同样，主存地址中的块内地址W 与Cache 地址中的块内地址w 也是完全相同的，主存地址比Cache 地址长出来的部分称为区号E。
1
在程序执行过程中，当要访问 Cache 时，为了实现主存块号到Cache 块号的变换，需要有一个存放主存区号的小容量存储器，这个存储器的容量与Cache 的块数相等，字长为主存地址中区号E 的.长度，另外再加一个有效位。
在主存地址到Cache 地址的变换过程中，首先用主存地址中的块号去访问区号存储器（按地址访问）。把读出来的区号与主存地址中的区号E 进行比较，根据比较结果和与区号在同一存储字中的有效位情况作出处理。如果区号比较结果相等，有效位为‘1’，则Cache 命中，表示要访问的那一块已经装入到Cache 中了，这时Cache 地址（与主存地址的低位部分完全相同）是正确的。用这个Cache 地址去访问Cache，把读出来的数据送往CPU。其他情况均为Cache没有命中，或称为Cache 失效，表示要访问的那个块还没有装入到Cache 中，这时，要用主存地址去访问主存储器，先把该地址所在的块读到Cache 中，然后CPU 从Cache 中读取该地址中的数据。
本实验要在CPLD 中实现Cache 及其地址变换逻辑（也叫Cache 控制器），采用直接相联地址变换，只考虑CPU 从Cache 读数据，不考虑CPU 从主存中读数据和写回数据的情况，Cache和CPU 以及存储器的关系如图2-2-3 所示。
Cache 控制器顶层模块如图2-2-4 所示，主存地址为A7A0,共8 位，区号E 取3 位，这样Cache 地址还剩5 位，所以Cache 容量为32 个单元，块号B 取3 位，那么Cache 分为8 块，块内地址W 取2 位，则每块为4 个单元。图2-2-4 中，WCT 为写Cache 块表信号，CLR 为系统总清零信号，A7A0 为CPU 访问内存的地址，M 为Cache 失效信号，CA4CA0 为Cache 地址，
2
MD7MD0 为主存送Cache 的数据，D7D0 为Cache 送CPU 数据，T2 为系统时钟， RD 为CPU 访问内存读信号，LA1 和LA0 为块内地址。
在 QuartusII 软件中先实现一个8 位的存储单元（见例程中的MemCell.bdf），然后用 这个8位的存储单元来构成一个32 X 8 位的Cache（见例程中的CacheMem.bdf）,这样就实现了Cache的存储体。
再实现一个4 位的存储单元（见例程中的TableCell.bdf），然后用这个4 位的存储单
元
来构成一个8 X 4 位的区表存储器，用来存放区号和有效位（见例程中的CacheTable.bdf）,在这个文件中，还实现了一个区号比较器，如果主存地址的区号E 和区表中相应单元中的区号相等，且有效位为1，则Cache 命中，否则Cache 失效，标志为M，M 为0 时表示Cache 失效。
当Cache 命中时，就将Cache 存储体中相应单元的数据送往CPU，这个过程比较简单。 当Cache 失效时，就将主存中相应块中的数据读出写入Cache 中，这样Cache 控制器就要产生访问主存储器的地址和主存储器的读信号，由于每块占四个单元，所以需要连续访问四次主存，这就需要一个低地址发生器，即一个2 位计数器（见例程中的Counter.vhd），将低2 位和CPU 给出的高6 位地址组合起来，形成访问主存储器的地址。M 就可以做为主存的读信号，这样，在时钟的控制下，就可以将主存中相应的块写入到Cache 的相应块中，
最后再修改区表（见例程中的（CacheCtrl.bdf）。
四、 实验步骤
1、实验接线：
3
2、实验步骤：
(1) 使用Quartus II 软件编辑实现相应的逻辑并进行编译，直到编译通过，Cache 控
制
器在EPM1270 芯片中对应的引脚如图2-2-5 所示，框外文字表示I/O 号，框内文字表示该引脚的含义（本实验例程见‘安装路径Cpld CacheCtrlCacheCtrl.qpf’工程）
(2) 关闭实验系统电源，按图2-2-6 连接实验电路，并检查无误，图中将用户需要连接的信号用圆圈标明。
(3) 打开实验系统电源，将生成的POF 文件下载到EMP1270 中去，CPLD 单元介绍见实验1.2。
(4) 将时序与操作台单元的开关KK3 置为‘运行’档，CLR 信号由CON 单元的CLR 模拟给出，按动CON 单元的CLR 按钮，清空区表。
(5) 预先往主存写入数据：联机软件提供了机器程序下载功能，以代替手动读写主存，机器程序以指定的格式写入到以TXT 为后缀的文件中。
;② 计组实验报告如何将R0的数据存入寄存器A中
计组实验报告将R0的数据存入寄存器A中：目的数据存储器单元，如果是在单片机内部，这样就可以：MOV@R0，A或送到片外：MOVX@R0，A。
首先，MOVAL，buf与MOVAL，［buf］没有任何区别，都是将变量BUF的值送AL。想将buf的地址值存入AL，这是不可能的，因为AL是8位，而地址是16位。加中括号就是是一个地址一边就是把数据移入AL的话没有特定的指出的话地址放在DS数据段中。
基本含义
寄存器是CPU内部用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。寄存器是中央处理器内的组成部分。寄存器是有限存储容量的高速存储部件，它们可用来暂存指令、数据和位址。
③ 计算机组成原理是什么
计算机组成原理是什么
计算机组成指的是系统结构的逻辑实现，包括机器机内的数据流和控制流的组成及逻辑设计等。计算机由什么组成的，有什么原理呢?下面我为大家分析一下!
【计算机性能指标】
计算机的性能指标主要是CPU性能指标、存储器性能指标和I/O吞吐率。
处理机字长：是指处理机运算器中一次能够完成二进制运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器带宽：单位时间内从存储器读出事物二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率(f)叫CPU的主频。主频的倒数称为CPU的周期(T)。
CPI：表示每条指令周期数，即执行一般程序所占用的CPU时间，
CPU执行时间=CPU时钟周期数*CPU时钟周期
MIPS：表示平均每秒执行多少百万条定点指令数，
FLOPS:表示每秒执行浮点操作的次数，用来衡量机器浮点操作的性能。
FLOPS=程序中的浮点操作次数/程序执行时间(s)
【定点数的表示和运算】
一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有纯小数和纯整数两种表示方法。在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的嫌族符号位由两数的符号位按异或运算得到，而乘积的数值部分则者者仔是两个正数相乘之积。两个原码表示的数相除时，商的符号位由两数的符号按位相加求得，商的数值部分由两数的数值部分相除求得。
【算数逻辑单元ALU】
为运算器构造的简单性，运算方法中算数运算通常采用补码加、减法，原码乘除法或补码乘除法。为了运算器的高速性和控制的简单性，采用了先行进位、阵列乘除法、流水线等并行技术措施。ALU不仅具有多种算术运算和逻辑运算的功能，而且具有先行进位逻辑，从而能实现高速运算。
【存储器的分类】
按存储介质，用半导体器件组成的存储器称为半导体存储器，用磁性材料做成的存储器称为磁表面存储首汪器;作为存储介质的基本要求，必须有两个明显区别的物理状态，分别用来表示二进制的代码0和1。另一方面，存储器的存取速度又取决于这种物理状态的改变速度。
按存取方式，存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的位置无关的存储器称为随机存储器，存储器只能按某种顺序来存取，即存取时间和存储单元的物理位置有关的存储器称为顺序存储器;半导体存储器是随机存储器，RAM和ROM都是采用随机存取的方式进行信息访问，磁带存储器是顺序存储器。
按信息易失性，断电后信息消失的存储器称为易失性存储器，断电后仍能保存信息的存储器称为非易失性存储器;半导体读写存储器RAM是易失性存储器，ROM是非易失性存储器，磁性材料做成的存储器是非易失性存储器。
按存储内容可变性，有些半导体存储器存储的内容是固定不变的，即只能读出而不能写入，这种半导体存储器称为只读存储器(ROM)，既能读出又能写入的半导体存储器称为随机读写存储器(RAM);
按系统中的作用，可分为内部存储器、外部存储器;又可分为主存储器、高速缓冲存储器、辅助存储器、控制存储器;半导体存储器是内部存储器，磁盘是外部存储器，又是辅助存储器。
【存储器的层次化结构】
目前在计算机系统中，通常采用多级存储器体系结构，即使用高级缓冲存储器(cache)、主存储器和外存储器。CPU能直接访问的存储器称为内存储器，它包括cache和主存储器。CPU不能直接访问外存储器，外存储器的信息必须调入内存储器后才能为CPU进行处理。cache是计算机系统中的一个高速小容量半导体存储器，在计算机中利用cache来高速存取指令和数据。cache的工作原理基于程序运行中具有的空间局部性和时间局部性特征。cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。与主存容量相比。cache的容量很小，它保存的内容只是主存内容的一个子集，且cache与主存的数据交换是以块为单位。主存储器是计算机系统的主要存储器，由MOS半导体存储器组成，用来存放计算机运行期间的大量程序和数据，能和cache交换数据和指令。外存储器是大容量辅助存储器，通常用来存放系统程序和大型数据文件及数据库。
存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。存取时间、存储周期、存储器带宽三个概念反映了主存的速度指标。
存取时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间，存取时间又称存储器访问时间。
存储周期：指连续两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间。
“位(bit)”是电子计算机中最小的数据单位，每一位的状态只能是0或1。8个二进制位构成一个“字节(Byte)”,字节是储存空间的基本计量单位，一个字节可以储存一个英文字母，2个字节可以储存一个汉子。“字”由若干字节构成，字的位数叫作字长，不同档次的机器有不同的字长。存储器的基本单位字节的长度是8 bit。表示主存容量的常用单位字节B，是基本单位。此外还有KB、MB、GB、TB。一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，均可以存储一位二进制代码。这个二进制代码位是存储器中最小的存储单位，称为存储位元。
所有的SRAM的特征是用一个锁存器(触发器)作为存储元，触发器具有两个稳定的状态，只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1或0状态;如果电源断电，那么存储的数据(1或0)就会丢失。SRAM是易失性存储器。半导体静态存储器 SRAM 的存储原理是依靠双稳态电路。SRAM存储器的存储元是一个触发器，它具有两个稳定的状态。SRAM的优点是存取速度快，但存储容量不如DRAM大。动态MOS随机读写存储器DRAM的存储容量极大，通常用作计算机的主存储器。主存也可以用SRAM实现，只是成本高。与SRAM相比，DRAM成本低、功耗低，但需要刷新。动态RAM存储信息依靠的是电容。DRAM存储器的存储元是由一个MOS晶体管和电容器组成的记忆电路，其中MOS晶体管作为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现--当电容器充满电荷时，代表储存了1，当电容器放电没有电荷时，代表存储了0。读出过程也是刷新过程。输入缓冲期与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。与SRAM不同的是：DRAM增加了行地址锁存器和列地址锁存器，增加了刷新计数器和相应的控制电路。DRAM比SRAM集成度更高。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的信息。DRAM是易失性存储器。一次读操作会自动地刷新选中行中的所有存储位元。然而通常情况下，人们不能准确地预知读操作出现的频率，因此无法阻止数据丢失。在这种情况下，必须对DRAM进行定期刷新。DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。DRAM存储器有读周期、写周期和刷新周期，刷新周期比读/写周期有更高的优先权。DRAM存储器需要逐行进行定时刷新，以使不因存储信息的电容漏电而造成信息丢失。另外，DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读出信息予以充电再生。动态MOS随机读写存储器DRAM的存储容量极大，通常用作计算机的主存储器。SRAM和DRAM都是随机读写存储器，它们的特点是数据可读可写。ROM叫作只读存储器，在它工作时只能读出，不能写入，其中存储的原始数据必须在它工作以前写入。FLASH叫作闪存存储器，是高密度非易失性的读/写存储器，高密度意味着它具有巨大比特数目的存储容量，非易失性意味着存放的数据在没有电源的情况下可以长期保存。FLASH存储元是在EPROM存储元基础上发展起来的。闪存存储器有三个主要的基本操作，它们是编程操作、读取操作和擦除操作。可编程ROM有PROM、EPROM、EEPROM。其中，PROM是一次性编程。EPROM叫作光擦除可编程只读存储器，它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。EEPROM叫作电擦除可编程只读存储器，其储存元是一个具有两个栅极的NMOS管，这种存储器在出厂时，存储器内容为全“1”状态。使用时，可根据要求把某些存储元写“0”。EPROM是可改写的，但它不能用作为随机存储器用。
【主存储器与CPU的连接】
主储存器和CPU之间增加cache的目的是解决CPU和主存之间的`速度匹配问题。程序和数据存储在主存中，主存通常采用多体交叉存储器，以提高访问速度。cache是一个高速缓冲存储器，用以弥补主存和CPU速度上的差异。指令部件本身又构成一个流水线，它由取指令、指令译码、计算操作数地址、取操作数等几个过程段组成。指令队伍是一个先进先出(FIFO)的寄存器栈，用于存放经过译码的指令和取来的操作数。它也是由若干个过程段组成的流水线。执行部件可以具有多个算数逻辑运算部件，这些部件本身又用流水线方式构成。为了使存储器的存取时间能与流水线的其他各过程段的速度匹配，一般采用多体交叉存储器。执行段的速度匹配问题，通常采用并行的运算部件以及部件流水线的工作方式来解决。一般采用的方法包括：将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令;在浮点执行部件中，又有浮点加法部件和浮点乘/除部件，它们也可以同时执行不同的指令;浮点运算部件都以流水线方式工作。所谓资源相关，是指多条指令进入流水线后在同一机器时钟周期内争用同一个功能部件所发生的冲突。在一个程序中，如果必须等前一条指令 执行完毕后，才能执行后一条指令，那么这两条指令就是数据相关的。为了解决数据相关冲突，流水CPU的运算器中特意设置若干运算结果缓冲寄存器，暂时保留运算结果，以便于后继指令直接使用，这称为“向前”或定向传送技术。控制相关冲突是由转移指令引起的。当执行转移指令时，依据转移条件的产生结果，可能为顺序取下条指令;也可能转移到新的目标地址取指令，从而使流水线发生断流。为了减小转移指令对流水线性能的影响，常采用以下两种转移处理技术：由编译程序重排指令序列来实现的延迟转移法、硬件方法来实现的转移预测法。
【双口RAM和多模块存储器】
双端口存储器采用空间并行技术，能进行高速读/写操作。双端口存储器提供了两个相互独立的读写电路，可以对存储器中任意位置上的数据进行独立的存取操作。事实上双端口存储器也可以由DRAM构成。当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当两个端口同时存取存储器同一存储单元时，便发生冲突。总之，当两个端口均为开放状态且存取地址相同时，发生读写冲突。
一个由若干模块组成的主存储器是线性编址的，这些地址在各模块中的安排方式有两种：一种是顺序方式，一种是交叉方式。从定性分析，对连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储器的带宽，由于CPU的速度比主存快，假如能同时从主存取出n条指令，这必然会提高机器的运行速度。多模块交叉存储器是一种并行存储器结构。
【高速缓冲存储器(cache)】
cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要技术。其原理基于程序运行中具有的空间局部性和时间局部性特征。cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。当前随着半导体器件集成度的进一步提高，cache已放入到CPU中，其工作速度接近于CPU的速度，从而能组成两级以上的cache系统。cache除包含SRAM外，还要有控制逻辑。若cache在CPU芯片外，它的控制逻辑一般与主存控制逻辑合成在一起，成为主存/cache控制器;若cache在CPU内，则由CPU提供它的控制逻辑。CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。一个块由若干字组成，是定长的。当CPU读取内存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址判断此字是否在cache中：若是，此字立即传送给CPU;若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。从CPU看，增加一个cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。为了达到这个目的，在所有的存储器访问中由cache满足CPU需要的部分应占很高的比例，即cache的命中率应接近于1.由于程序访问的局部性，实现这个目标是可能的。运算器由算数逻辑单元(ALU)、通用寄存器、数据缓冲寄存器DR和状态条件寄存器PSW组成，它是数据加工处理部件。运算器接受控制器的命令而进行动作，即运算器所进行的全部操作都是由控制器发出的控制信号来指挥的，所以它是执行部件。运算器有两个主要功能：(1)执行所有的算数运算;(2)执行所有的逻辑运算，并进行逻辑测试，如零值测试或两个值的比较。通常，一个算数操作产生一个运算结果，而一个逻辑操作则产生一个判决。
与主存容量相比，cache的容量很小，它保存的内容只是主存内容的一个子集，且cache与主存的数据交换是以块为单位。为了把主存块放到cache中，必须应用某种方法把主存地址定为到cache中，称做地址映射。“映射”的物理含义是确定位置的对应关系，并用硬件来实现。这样当CPU访问存储器时，它所给出的一个字的内存地址会自动变换成cache的地址。由于采用硬件，这个地址变换过程很快，软件人员丝毫感觉不到cache的存在，这种特性成为cache的透明性。地址映射方式有全相联方式、直接方式和组相联方式三种。在全相联映射中，将主存中一个块的地址(块号)与块的内容(字)一起存于cache的行中，其中块地址存于cache行的标记部分中。这种带全部块地址一起保存的方法，可使主存的一个块直接拷贝到cache中的任意一行上。全相联映射方式的检索过程：CPU访存指令指定了一个内存地址(包括主存和cache),为了快速检,指令中的块号与cache中所有行的标记同时在比较器中进行比较。如果块号命中，则按字地址从cache中读取一个字;如果块号未命中，则按内存地址从主存中读取这个字。在全相联cache中，全部标记用一个相联存储器来实现，全部数据用一个普通RAM来实现。全相联方式的主要缺点是比较器电路难于设计和实现，因此只适合于小容量cache采用。直接映射方式也是一种多对一的映射关系，但一个主存块只能拷贝到cache的一个特定行位置上去。直接映射方式的优点是硬件简单，成本低。缺点是每个主存块只有一个固定的行位置可存放，如果块号相距m整数倍的两个块存于同一cache行时，就要发生冲突。发生冲突时就要将原先存入的行换出去，但很可能过一段时间又要换入。频繁的置换会使cache的效率下降。因此直接映射方式适合于需要大容量cache的场合，更多的行数可以减小冲突的机会。采用直接映射时，cache无需考虑替换问题。从存放位置的灵活性和命中率来看，全相联映射方式为优;从比较器电路简单及硬件投资来说，直接映射方式为佳。组相联映射方式将cache分成u组，每组v行，主存块存放到哪个组是固定的，至于存到该组哪一行是灵活的。组相联映射方式的比较器电路容易设计和实现，而块在组中的排放又有一定的灵活性，使冲突减少。全相联映射方式和组相联映射方式速度较低，通常适合于小容量cache。
cache工作原理要求它尽量保存最新数据。当一个新的主存块需要拷贝到cache，而允许存放此块的行位置都被其他主存块占满时，就要产生替换。对直接映射方式来说，因一个主存块只有一个特定的行位置可存放，所以只要把此特定位置上的原主存块换出cache即可。对全相联和组相联cache来说，就要允许存放新主存块的若干特定行中选取一行换出。cache的替换全部靠硬件实现。
如何选取就涉及替换策略，又称替换算法，硬件实现的常用算法主要有以下三种：1)近期最少使用(LRU)算法：将近期内长久未被访问的行换出;2)最不经常使用(LFU)算法:将一段时间内被访问次数最少的那行数据换出;3)随机替换：实际上是不要什么算法，从特定的行位置中随机地选出一行换出即可。在Cache替换算法中，近期最少使用法比较正确地利用了程序访存局部性原理，替换出近期用得最少的存储块，命中率较高，是一种比较好的替换算法;随机法是随机地确定替换的存储单元，先进先出法是替换最早调入的存储单元，它们都没有根据程序访存局部性原理，命中率较低;而后进先出法不是cache所使用的替换算法，此法在堆栈存储结构中使用。
【虚拟存储器】
常用的虚拟存储系统由主存-辅存两级存储器组成，其中辅存是大容量的磁表面存储器。在虚拟存储器中，主存的内容只是辅存的一部分内容。虚拟存储系统是为了提高存储系统的性能价格比而构造的分层存储体系，力图使存储系统的性能接近高速存储器，而价格和容量接近低速存储器。虚拟存储利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器。虚拟存储主要是解决存储容量问题，另外还包括存储管理、主存分配和存储保护等方面。虚存所依赖的辅存与CPU之间不存在直接的数据通路，当主存不命中时只能通过调页解决，CPU最终还是要访问主存。虚存管理由软件(操作系统)和硬件共同完成，由于软件的介入，虚存对实现存储管理的系统程序员不透明，而只对应用程序员透明(段式和段页式管理对应用程序员“半透明”)。主存未命中时系统的性能损失要远大于cache未命中时的损失。
【虚拟内存管理】
虚存机制也要解决一些关键问题：(1)调度问题：决定哪些程序和数据应被调入主存;(2)地址映射问题：在访问主存时把虚地址变为主存物理地址，在访问辅存时把虚地址变为辅存的物理地址，以便换页;(3)替换问题：解决哪些程序和数据应被调出主存;虚拟存储器的替换算法与cache的替换算法类似，有FIFO算法、LRU算法、LFU算法，虚拟存储器的替换有操作系统的支持(4)更新问题：确保主存和辅存的一致性。虚拟存储器分为页式、段式、段页式三种。
页式虚拟存储系统中，虚地址空间被分成等长大小的页，称为逻辑页;主存空间也被分成同样大小的页，称为物理页。相应地，虚地址分为两个字段：高字段为逻辑页号，低字段为页内地址(偏移量);实存地址也分为两个字段：高字段为物理页号，低字段为页内地址。通过页表可以把虚地址(逻辑地址)转换成物理地址。在大多数系统中，每个进程对应一个页表。现代的中央处理机通常有专门的硬件支持地址变换。每个进程所需的页数并不固定，所以页表的长度是可变的，因此通常的实现方法是把页表的基地址保存在寄存器中，而页表本身则放在主存中。由于虚地址空间可以很大，因而每个进程的页表有可能非常长。由于页表通常在主存中，因而即使逻辑页已经在主存中，也要至少访问两次物理存储器才能实现一次访存，这将使虚拟存储器的存取时间加倍。为了避免对主存访问次数的增多，可以对页表本身实行二级缓存，把页表中的最活跃部分存放在高速存储器中。这个专用于页表缓存的高速存储部件通常称为转换后援缓冲器(TLB)，又称快表。而保存在主存中的完整页表则称为慢表。快表的作用是加快地址转换。TLB的作用和与主存与CPU之间的cache作用相似，通常由相联存储器实现，容量比慢表小得多，存储慢表中部分信息的副本，可以完成硬件高速检索操作。地址转换时，根据逻辑页号同时查快表和慢表，当在快表中有此逻辑号时，就能很快地找到对应的物理页号。根据程序的局部性原理，多数虚拟存储器访问都将通过TLB进行，从而有效降低访存的时间延迟。由于TLB的缓冲过程与cache的缓冲过程是独立的，所以在每次存储器访问过程中有可能要经历多次变换。
;④ 计算机组成原理(三)存储系统
辅存中的数据要调入主存后才能被CPU访问
按存储介质，存储器可分为磁表面存储器（磁盘、磁带)、磁心存储器半导体存储器（MOS型存储器、双极型存储器）和光存储器（光盘)。
随机存取存储器（RAM）：读写任何一个存储单元所需时间都相同，与存储单元所在的物理位置无关，如内存条等
顺序存取存储器（SAM）：读写一个存储单元所需时间取决于存储单元所在的物理位置，如磁盘等
直接存取存储器（DAM）：既有随机存取特性，也有顺序存取特性。先直接选取信息所在区域，然后按顺序方式存取。如硬盘等
相联存储器，即可以按内容访问的存储器（CAM）可以按照内容检索到存储位置进行读写，“快表”就是一种相联存储器
读写存储器—即可读、也可写（如：磁盘、内存、Cache）
只读存储器—只能读，不能写（如：实体音乐专辑通常采用CD-ROM，实体电影采用蓝光光盘，BIOS通常写在ROM中）
断电后，存储信息消失的存储器——易失性存储器（主存、Cache）
断电后，存储信息依然保持的存储器——非易失性存储器（磁盘、光盘）
信息读出后，原存储信息被破坏——破坏性读出（如DRAM芯片，读出数据后要进行重写）
信息读出后，原存储信息不被破坏——非破坏性读出（如SRAM芯片、磁盘、光盘）
存储器芯片的基本电路如下
封装后如下图所示
图中的每条线都会对应一个金属引脚，另外还有供电引脚、接地引脚，故可以由此求引脚数目
n位地址对应2 n 个存储单元
假如有8k×8位的存储芯片，即
现代计算机通常按字节编址，即每个字节对应一个地址
但也支持按字节寻址、按字寻址、按半字寻址、按双字寻址
(Dynamic Random Access Memory，DRAM)即动态RAM，使用栅极电容存储信息
(Static Random Access Memory，SRAM)即静态RAM，使用双稳态触发器存储信息
DRAM用于主存、SRAM用于Cache，两者都属于易失性存储器
简单模型下需要有 根选通线，而行列地址下仅需 根选通线
ROM芯片具有非易失性，断电后数据不会丢失
主板上的BIOS芯片（ROM），存储了“自举装入程序”，负责引导装入操作系统（开机）。逻辑上，主存由 辅存RAM+ROM组成，且二者常统一编址
位扩展的连接方式是将多个存储芯片的地址端、片选端和读写控制端相应并联，数据端分别引出。
字扩展是指增加存储器中字的数量，而位数不变。字扩展将芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。
实际上，存储器往往需要同时扩充字和位。字位同时扩展是指既增加存储字的数量，又增加存储字长。
两个端口对同一主存操作有以下4种情况：
当出现(3)(4)时，置“忙”信号为0，由判断逻辑决定暂时关闭一个端口（即被延时），未被关闭的端口正常访问，被关闭的端口延长一个很短的时间段后再访问。
多体并行存储器由多体模块组成。每个模块都有相同的容量和存取速度，各模块都有独立的读写控制电路、地址寄存器和数据寄存器。它们既能并行工作，又能交义工作。多体并行存储器分为高位交叉编址（顺序方式)和低位交叉编址（交叉方式)两种.
①高位交叉编址
②低位交叉编址
采用“流水线”的方式并行存取（宏观上并行，微观上串行）,连续取n个存储字耗时可缩短为
宏观上，一个存储周期内，m体交叉存储器可以提供的数据量为单个模块的m倍。存取周期为T，存取时间/总线传输周期为r，为了使流水线不间断，应保证模块数
单体多字系统的特点是存储器中只有一个存储体，每个存储单元存储m个字，总线宽度也为m个字。一次并行读出m个字，地址必须顺序排列并处于同一存储单元。
缺点：每次只能同时取m个字，不能单独取其中某个字；指令和数据在主存内必须是连续存放的
为便于Cache 和主存之间交换信息，Cache 和主存都被划分为相等的块，Cache 块又称Cache 行，每块由若干字节组成。块的长度称为块长(Cache 行长)。由于Cache 的容量远小于主存的容盘，所以Cache中的块数要远少于主存中的块数，它仅保存主存中最活跃的若干块的副本。因此 Cache 按照某种策略，预测CPU在未来一段时间内欲访存的数据，将其装入Cache.
将某些主存块复制到Cache中，缓和CPU与主存之间的速度矛盾
CPU欲访问的信息已在Cache中的比率称为命中率H。先访问Cache，若Cache未命中再访问主存，系统的平均访问时间t 为
同时访问Cache和主存，若Cache命中则立即停止访问主存系统的平均访问时间t 为
空间局部性：在最近的未来要用到的信息(指令和数据)，很可能与现在正在使用的信息在存储空间上是邻近的
时间局部性：在最近的未来要用到的信息，很可能是现在正在使用的信息
基于局部性原理，不难想到，可以把CPU目前访问的地址“周围”的部分数据放到Cache中
直接映射方式不需要考虑替换算法，仅全相联映射和组相联映射需要考虑
①随机算法(RAND):若Cache已满，则随机选择一块替换。实现简单，但完全没考虑局部性原理，命中率低，实际效果很不稳定
②先进先出算法(FIFO):若Cache已满，则替换最先被调入Cache的块。实现简单，依然没考虑局部性原理
③近期最少使用算法(LRU):为每一个Cache块设置一个“计数器”，用于记录每个Cache块已经有多久没被访问了。当Cache满后替换“计数器”最大的.基于“局部性原理”，LRU算法的实际运行效果优秀，Cache命中率高。
④最不经常使用算法(LFU):为每一个Cache块设置一个“计数器”，用于记录每个Cache块被访问过几次。当Cache满后替换“计数器”最小的.并没有很好地遵循局部性原理，因此实际运行效果不如LRU
现代计算机常采用多级Cache，各级Cache之间常采用“全写法+非写分配法”；Cache-主存之间常采用“写回法+写分配法”
写回法(write-back)：当CPU对Cache写命中时，只修改Cache的内容，而不立即写入主存，只有当此块被换出时才写回主存。减少了访存次数，但存在数据不一致的隐患。
全写法(写直通法，write-through)：当CPU对Cache写命中时，必须把数据同时写入Cache和主存，一般使用写缓冲(write buffer)。使用写缓冲，CPU写的速度很快，若写操作不频繁，则效果很好。若写操作很频繁，可能会因为写缓冲饱和而发生阻塞访存次数增加，速度变慢，但更能保证数据一致性
写分配法(write-allocate)：当CPU对Cache写不命中时，把主存中的块调入Cache，在Cache中修改。通常搭配写回法使用。
非写分配法(not-write-allocate)：当CPU对Cache写不命中时只写入主存，不调入Cache。搭配全写法使用。
页式存储系统：一个程序(进程)在逻辑上被分为若干个大小相等的“页面”， “页面”大小与“块”的大小相同 。每个页面可以离散地放入不同的主存块中。CPU执行的机器指令中，使用的是“逻辑地址”，因此需要通“页表”将逻辑地址转为物理地址。页表的作用：记录了每个逻辑页面存放在哪个主存块中
逻辑地址（虚地址）：程序员视角看到的地址
物理地址（实地址）：实际在主存中的地址
快表是一种“相联存储器”，可以按内容寻访，表中存储的是页表项的副本；Cache中存储的是主存块的副本
地址映射表中每一行都有对应的标记项
主存-辅存：实现虚拟存储系统，解决了主存容量不够的问题
Cache-主存：解决了主存与CPU速度不匹配的问题
⑤ 【计算机组成原理】存储器设计问题
1、要考虑速度问题，即CPU和存储器之间的速度；
2、容量问题，CPU的访问地址线要能够足够存储单元用。
3、成本问题，要适合要设计的系统，成本要低；
4、可靠性问题
5、存储器类型，选用eeprom还是flash rom,还是EPROM等等
第一问：ROM需要6个，先用两个组成2K*8一组，再用3组组成6K*8的ROM；RAM需要4个芯片组成2K*8.总计8K，所以需要13条地址线。片选信号，CPU的WR RD分别连接RAM芯片的EN ,OE ; EA连接ROM的OE。
芯片数量的计算方法为 数量n =ROM或RAM的总容量/ROM或RAM单个芯片的容量