軟核源碼

① 有關NIOS II軟核處理器的簡介

有關NIOS II軟核處理器的簡介：

• Altera 正式推出了Nios II系列32位RSIC嵌入式處理器。Nios II系列軟核處理器是Altera的第二代FPGA嵌入式處理器，其性能超過200DMIPS，在Altera FPGA中實現僅需35美分。Altera的Stratix 、Stratix GX、 Stratix II和 Cyclone系列FPGA全面支持Nios II處理器，以後推出的FPGA器件也將支持Nios II。

• 自Altera於2000年推出第一代16位Nios處理器以來，已經交付了13000多套Nios開發套件，Nios成為最流行的軟核處理器。剛推出的Nios II系列採用全新的架構，比第一代Nios具有更高水平的效率和性能。和第一代相比，Nios II核平均佔用不到50%的FPGA資源，而計算性能增長了1倍。

• Nios II系列包括3種產品，分別是：Nios II/f（快速）——最高的系統性能，中等FPGA使用量；Nios II/s（標准）——高性能，低FPGA使用量；Nios II/e(經濟)——低性能，最低的FPGA使用量。這3種產品具有32位處理器的基本結構單元——32位指令大小，32位數據和地址路徑，32位通用寄存器和32個外部中斷源；使用同樣的指令集架構（ISA），100%二進制代碼兼容，設計者可以根據系統需求的變化更改CPU，選擇滿足性能和成本的最佳方案，而不會影響已有的軟體投入。
  特別是，Nios II系列支持使用專用指令。專用指令是用戶增加的硬體模塊，它增加了算術邏輯單元（ALU）。用戶能為系統中使用的每個Nios II處理器創建多達256個專用指令，這使得設計者能夠細致地調整系統硬體以滿足性能目標。專用指令邏輯和本身Nios II指令相同，能夠從多達兩個源寄存器取值，可選擇將結果寫回目標寄存器。同時，Nios II系列支持60多個外設選項，開發者能夠選擇合適的外設，獲得最合適的處理器、外設和介面組合，而不必支付根本不使用的矽片功能。

• Nios II系列能夠滿足任何應用32位嵌入式微處理器的需要，客戶可以將第一代Nios處理器設計移植到某種Nios II處理器上，Altera將長期支持現有FPGA系列上的第一代Nios處理器。另外，Altera提供了一鍵式移植選項，可以升級至Nios II系列。Nios II處理器也能夠在HardCopy器件中實現，Altera還為基於Nios II處理器的系統提供ASIC的移植方式。

• Nios II處理器具有完善的軟體開發套件，包括編譯器、集成開發環境（IDE）、JTAG調試器、實時操作系統（RTOS）和TCP/IP協議棧。設計者能夠用Altera Quartus II開發軟體中的SOPC Builder系統開發工具很容易地創建專用的處理器系統，並能夠根據系統的需求添加Nios II處理器核的數量。
  使用Nios II軟體開發工具能夠為Nios II系統構建軟體，即一鍵式自動生成適用於系統硬體的專用C/C++運行環境。Nios II集成開發環境（IDE）提供了許多軟體模板，簡化了項目設置。此外，Nios II開發套件包括兩個第三方實時操作系統（RTOS）——MicroC/OS-II(Micrium)，Nucleus Plus(ATI/Mentor)以及供網路應用使用的TCP/IP協議棧。

• 長期以來，Altera一直推行嵌入式處理器戰略的原因是，隨著應用的ASIC開發日益受到成本的困擾，OEM日漸轉向FPGA來構建自己的系統。這些系統中絕大多數需要一個處理器，而Altera正是為設計者提供了為FPGA優化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場的需求。估計到2007年，該市場價值將到達110億美元。

• 在FPGA中使用軟核處理器比硬核的優勢在於，硬核實現沒有靈活性，通常無法使用最新的技術。隨著系統日益先進，基於標准處理器的方案會被淘汰，而基於Nios II處理器的方案是基於HDL源碼構建的，能夠修改以滿足新的系統需求，避免了被淘汰的命運。將處理器實現為HDL的IP核，開發者能夠完全定製CPU和外設，獲得恰好滿足需求的處理器。

• Nios II嵌入式處理器特性
  嵌入式處理器Nios®II系列為Altera® FPGA和可編程片上系統(SOPC)的集成應用專門做了優化。表1詳細描述了Nios II軟核嵌入式處理器系列的特性，更多通用信息請參閱Nios II簡介頁面。

② 火車如何畫

首先在底部畫兩個車的輪子，接著畫出火車的框架。然後畫上火車的窗戶，畫出半圓形車頭，在車前邊畫出蒸汽管加上蒸汽。最後在車頭後面加上兩節車廂，畫上車軲轆就完成了。opyright © 1999-2020, CSDN.NET, All Rights Reserved

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夢幽閣
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什麼是SoC？什麼是IP核？它們有什麼關系？ 原創
2017-12-19 20:23:12
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夢幽閣

碼齡12年

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SoC（System on a Chip ）中文名是系統級晶元。20世紀90年代中期，因使用ASIC實現晶元組受到啟發，萌生應該將完整計算機所有不同的功能塊一次直接集成於一顆矽片上的想法。SoC應由可設計重用的IP核組成，IP核是具有復雜系統功能的能夠獨立出售的VLSI塊；IP核應採用深亞微米以上工藝技術；SoC中可以有多個MPU、DSP、MCU或其復合的IP核。

IP核（Intellectual Property core知識產權核）是一段具有特定電路功能的硬體描述語言程序，該程序與集成電路工藝無關，可以移植到不同的半導體工藝中去生產集成電路晶元.

IP核概述
利用IP核設計電子系統，引用方便，修改基本元件的功能容易。具有復雜功能和商業價值的IP核一般具有知識產權，盡管IP核的市場活動還不規范，但是仍有許多集成電路設計公司從事IP核的設計、開發和營銷工作。IP核有兩種，與工藝無關的VHDL程序稱為軟核；具有特定電路功能的集成電路版圖稱為硬核。硬核一般不允許更改，利用硬核進行集成電路設計難度大，但是容易成功流片。
IP核分類
IP內核的三種類型
IP內核可以在不同的硬體描述級實現，由此產生了三類IP內核： 軟核、 固核和 硬核。這種分類主要依據產品交付的方式，而這三種IP內核實現方法也各具特色。
軟核是用VHDL等硬體描述語言描述的功能塊，但是並不涉及用什麼具體電路元件實現這些功能。軟IP通常是以硬體描述語言HDL源文件的形勢出現，應用開發過程與普通的HDL設計也十分相似，只是所需的開發硬軟體環境比較昂貴。軟IP的設計周期短，設計投入少。由於不涉及物理實現，為後續設計留有很大的發揮空間，增大了IP的靈活性和適應性。其主要缺點是在一定程度上使後續工序無法適應整體設計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優化。由於軟核是以源代碼的形式提供，盡管源代碼可以採用加密方法，但其知識產權保護問題不容忽視。
硬核提供設計階段最終階段產品：掩模

③ 請問IP核是什麼

IP核（Intellectual Property core）是一段具有特定電路功能的硬體描述語言程序，該程序與集成電路工藝無關，可以移植到不同的半導體工藝中去生產集成電路晶元。
概述編輯
利用IP核設計電子系統，引用方便，修改基本元件的功能容易。具有復雜功能和商業價值的IP核一般具有知識產權，盡管IP核的市場活動還不規范，但是仍有許多集成電路設計公司從事IP核的設計、開發和營銷工作。IP核有兩種，與工藝無關的VHDL程序稱為軟核；具有特定電路功能的集成電路版圖稱為硬核。硬核一般不允許更改，利用硬核進行集成電路設計難度大，但是容易成功流片。
2基本分類編輯
IP內核的三種類型
IP內核可以在不同的硬體描述級實現，由此產生了三類IP內核：軟核、固核和硬核。這種分類主要依據產品交付的方式，而這三種IP內核實現方法也各具特色。
軟核功能
軟核是用VHDL等硬體描述語言描述的功能塊，但是並不涉及用什麼具體電路元件實現這些功能。軟IP通常是以硬體描述語言HDL源文件的形式出現，應用開發過程與普通的HDL設計也十分相似，只是所需的開發硬軟體環境比較昂貴。軟IP的設計周期短，設計投入少。由於不涉及物理實現，為後續設計留有很大的發揮空間，增大了IP的靈活性和適應性。其主要缺點是在一定程度上使後續工序無法適應整體設計，從而需要一定程度的軟IP修正，在性能上也不可能獲得全面的優化。由於軟核是以源代碼的形式提供，盡管源代碼可以採用加密方法，但其知識產權保護問題不容忽視。
硬核功能
硬核提供設計階段最終階段產品：掩模。以經過完全的布局布線的網表形式提供，這種硬核既具有可預見性，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優化。盡管硬核由於缺乏靈活性而可移植性差，但由於無須提供寄存器轉移級(RTL)文件，因而更易於實現IP保護。
固核功能
固核則是軟核和硬核的折衷。大多數應用於FPGA的IP內核均為軟核，軟核有助於用戶調節參數並增強可復用性。軟核通常以加密形式提供，這樣實際的 RTL對用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對內核進行了參數化，那麼用戶就可通過頭文件或圖形用戶介面(GUI)方便地對參數進行操作。對於那些對時序要求嚴格的內核(如PCI介面內核)，可預布線特定信號或分配特定的布線資源，以滿足時序要求。這些內核可歸類為固核，由於內核是預先設計的代碼模塊，因此這有可能影響包含該內核的整體設計。由於內核的建立(setup)、保持時間和握手信號都可能是固定的，因此其它電路的設計時都必須考慮與該內核進行正確地介面。如果內核具有固定布局或部分固定的布局，那麼這還將影響其它電路的布局。
介紹
IP（知識產權）核將一些在數字電路中常用，但比較復雜的功能塊，如FIR濾波器、SDRAM控制器、PCI介面等設計成可修改參數的模塊。IP核的重用是設計人員贏得迅速上市時間的主要策略。隨著CPLD/FPGA的規模越來越大，設計越來越復雜（IC的復雜度以每年55%的速率遞增，而設計能力每年僅提高21%），設計者的主要任務是在規定的時間周期內完成復雜的設計。調用IP核能避免重復勞動，大大減輕工程師的負擔，因此使用IP核是一個發展趨勢。
分類
IP核包括硬IP與軟IP。可配置IP是參數化後的可重定目標IP，其優點是可以對功能加以裁剪，以符合特定的應用。這些參數包括匯流排寬度、存儲器容量、使能或禁止功能塊。
軟IP是以綜合形式交付的，因而必須在目標工藝中實現，並由系統設計者驗證。其優點是源代碼靈活，可重定目標於多種製作工藝，在新功能級中重新配置。
不過大多數庫是收費的，但也可以從網上下載一些免費的IP核。
3技術應用編輯
數字到模擬轉換器（DACs）將一個二進制數轉換為與之對應的電壓值，常用的D/A轉換器都是由電阻或電容加權網路、受碼元控制的開關和基準電壓或電流源組成。當D/A轉換器需要轉換的信號每次取樣字長很長時，對這些電路的精度要求很高，並且還必須在整個溫度范圍和整個使用壽命期間內保持電路參數的穩定。例如，一個16位的D/A轉換器，其MSB的精度必須在1/2 16以內，這是很困難的。所以，需尋求一種中保持高解析度又可降低對電路精度和穩定度要求的方法。
可綜合的Delta-Sigma DAC（術語Delta-Sigma分別指算術差與和，即Δ-∑DAC），是Xilinx公司提供的免費IP核，可從網上下載得到。
4數字技術編輯
Delta-Sigma DAC使用數字技術，因而它不受溫度的影響，並且能在一片可編程邏輯器件中實現。避免在D/A轉換器中使用匹配電阻，不僅能更便宜，而且，其轉換是線性的。Delta-Sigma DAC實際上是高速單個位的DAC，用數字反饋技術，在輸出端產生一串脈沖。脈沖串中信號為高電平的時間部分與二進制輸入成比例，當這個脈沖串通過一個模擬低通濾波器後就得到一個模擬輸出信號。
圖1
是一個典型的可編程邏輯器件實現的DAC的頂層電路圖，輸入信號有復位信號、時鍾信號以及二進制數據匯流排。輸出DACoutDrvr驅動一個外部的低通濾波器Vout能從0V～Vcco。這里Vcco是FPGA I/O塊的供電電壓。輸入/輸出詳細說明如表1所列。
表1 輸入輸出描述表
信號 方向 描 述
DACOUT 輸出 驅動外部低通濾波器的脈沖串（通過一個輸出驅動器）
DACIN 輸入 數字輸入匯流排，值必須設置成鍾的正沿
clk 輸入 正沿有效
Reset 輸入 復位信號初始化SigmaLatch和輸出D觸發器
DAC的二進制輸入是一個無符號數。「0」代表最低電壓，輸出的模擬電壓也只有正的。「0」輸入產生0V輸出，輸入端全「1」，則輸出近似達到Vcco。
圖2
是Delta-Sigma DAC的原理框圖，二進制輸入的位寬是可變的。為簡單起見，電路原理圖描述了一個8位二進制輸入的DAC。
在這個器件中，二進制加法器用來產生和，也用來產生差。盡管Delta Adder的輸入是無符號數，兩個加法器的輸出卻都是有符號數。Delta Adder計算DAC輸入和當前DAC輸出的差，並用一個二進制數表示。因為DAC的輸出是一個單個的位，因此它不是1就是0。如圖2所示，當輸入加上由Sigma Latch的輸出的兩個拷貝與0構成的10位數，就產生差值，這也補償了DACIN是無符號數的事實。Sigma Adder將它原來的輸出（保存在Sigma Latch中）與當前的Delta Adder的輸出相加。
圖1中輸出電壓與輸入電壓的關系為
VOUT=(DACIN/(2MSBI+1))×VCCO
式中單位為V。
例如，對於一個8位DAC（MSBI=7），最後的輸出是這樣：DACIN輸入是0，則輸出也是0；DACIN輸入是十六進制數FF時，輸出值為最大(255/256)×Vcco。
阻容低通濾波器適合多數應用需要，一個簡單的阻容低通濾波器就能工作得很好。
Vs的定義是：DAC輸入增加或減少時，在Vout端產生變化的絕對值。對一個8位DAC，Vs等於（1/256）×Vcco。
Vout能夠產生在0V～Vcco之間可變的電壓，具體的值由DACIN的位寬和輸入的數值決定。
Delta-Sigma DAC適合需要相對高精度的低頻應用。在這種應用中，電壓不會很快地變化，因此，RC的時間常數可以很大，以減小雜訊。
這種DAC最廣泛的應用就是產生通常直流電壓。這包括電壓控制振盪器、電壓控制運算放大器、I/O參數電壓、可編程電壓源、波形發生器（正弦、三角等）、A/D轉換中的參考電壓等。
Delta-Sigma DAC是一個例子，說明高速可編程邏輯器件能用於混合信號系統，以減少元件的數量。可編程邏輯器件的速度和密度使它們成為模擬信號產生和處理方面理想的元件。
5語言程序編輯
用VHDL語言編寫的程序
library ieee;
use ieeestd_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity dac_ds is
port(reset :in std_logic;
clk :in std_logic;
din :in std_logic_vector(7 downto 0);--Signed integer
dout :out std_logic;
);
end dac_ds;
architecture arch_dac_ds of dac_ds is
signal error :std_logic_vector(9 downto 0);--Error accumulator is 2 bits larger
constant zeros:std_logic_vector(7 downto 0):=(others=>'0');
begin
process(reset,clk,din)
variable val :std_logic_vector(9 downto 0);
begin
if reset='1'then
error<=(others=>'0');
dout<='0';
elsif clk'event and clk='1' then
--val:=din+error;din is sign extended to nbits+2
val:=(din(din'high)&din(din'high)&din)+error;
if val(val'high)='0'then
dout<='1';
error<=val+("11"& zeros);
else
dout<='0';
error<=val+("01"&zeros);
end if;
end if;
end process;
end arch_dac_ds;
6選擇和配置編輯
選擇MAX7000S系列可編程邏輯器件，編譯後由MAX+PLUS II軟體自動配置進EMP7032SLC44晶元，將生成的目標文件通過編程電纜對器件進行編程。
將該IP核實現的D/A轉換器用於新型智能電阻爐溫度控制儀中，因為調節爐溫的信號不要求變化很快，因此DAC的輸入二進制信號為緩變信號。對於這種低頻應用，可以將RC時間常數取得較大，以減小雜訊。這樣，可綜合的VHDL語言Delta-Sigma DAC模塊配置進EMP7032晶元後，達到了預期的效果。
7注意事項編輯
知識產權（IP）的再使用是設計組贏得迅速上市時間的主要策略，因為留給設計者完成諸如蜂窩電話和Internet路由器等熱門IC設計的周期只有3個月。設計者還需面對這樣一個嚴酷的現實，即IC的復雜度以每年55%的速率遞增，而設計能力每年僅提高21%。
為系統設計者專門製作的再使用IP彌補了這方面的不足。再使用既為IP建立者，也為系統設計者提供一種共享最佳IP核和主導模塊的方法。系統設計者的主要任務是在規定的周期時間內研發出復雜的設計。這只有採用新設計方法和完全不同的晶元設計理念才能完成。IP再使用已經成為系統設計方法的關鍵所在。
標准選擇
標準是再使用的基礎。在設計一個系統時，可供工程人員考慮的工業標准很多，比如半導體再使用標准（SRS），它是對各種工業再使用創議標準的補充,提出這些創議標準的組織包括「虛插座介面聯盟VSIA」等。再使用標准為IP設計流程中的各階段提供規則、指南和介面方法。它是高效設計方法的一個里程碑,讓可再用IP快捷地、即插即用地集成到系統解決方案成為可能。
再使用標准通常涉及到許多方面，如系統級設計、結構、實現、驗證以及文件編制和可交付清單等與IP有關的事項。例如，結構分類目錄解決片上或片外的介面。實現分類目錄通過HDL代碼標准、物理表示、單元庫以及模擬子單元集中解決如何建立IP的問題。功能驗證及可測試設計（DFT）標准則包含在驗證分類目錄中。
選擇
根據IP使用的劃分，IP建立者可按下列三種形式設計IP：可再用、可重定目標以及可配置。可再用IP是著眼於按各種再使用標準定義的格式和快速集成的要求而建立的，便於移植，更重要的是有效集成。可重定目標IP是在充分高的抽象級上設計的,因而可以方便地在各種工藝與結構之間轉移。可配置IP是參數化後的可重定目標IP，其優點是可以對功能加以裁剪以符合特定的應用。這些參數包括匯流排寬度、存儲器容量、使能或禁止功能塊。硬IP與軟IP的意圖不同，因而對IP的開發和在這之後的IP的集成採用不同的方法。
硬IP
硬IP對功率、體積和性能進行了優化，並映射至特定的工藝。具體實例包括已完成布局布線的網表，以特定工藝庫或全定製物理布圖，或兩者之組合。硬IP是特定工藝來實現的，通常用GDSII格式表示。硬IP可以再使用，且由於它已處於設計表示的最底層，因而最容易集成。硬IP已完全用目標工藝實現是按十分接近於標准單元庫元件的形式交付的，故而允許設計者將IP快速地集成在衍生產品中。硬IP最大的優點是確保性能，如速度、功耗等。然而難以轉移到新工藝或集成到新結構中，是不可重配置的。
軟IP
軟IP是以綜合形式交付的，因而必須在目標工藝中實現,並由系統設計者驗證。其優點是源代碼的靈活性，它可重定目標於多種製作工藝，在新功能級中重新配置。
由於設計以高層次表示，因而軟IP是可再用的，易於重定目標和重配置,然而預測軟IP的時序、面積與功率諸方面的性能較困難。為了實現最高效率的再使用並減少集成時間，IP應從軟體源代碼開始;而為了確保性能，復雜IP應以硬IP的形式共享。
軟插接
軟插接是開發符合再使用標准IP的過程，它應成為建立新IP設計流程的組成部分。過程需要有關IP深層的知識，因此只有IP建立者最熟知IP塊，有能力建立這些些概念，在時序分析時去除假通路，並最終確定結果的正確性。與DFT一樣，軟插接會修改現有的設計流程來適應再使用設計和生成附加可交付項,因此在設計流程中應及早考慮再使用事項。
提供獲取
IP資源庫為IP建立者和系統設計者提供共享和使用IP的基礎設施。這個系統應讓IP建立者和系統設計者共享硬和軟兩方面的可再用IP。資源庫提供多場所的全方位訪問,系統集成的全方位開發。它也是設計師搜索、選擇、將再使用塊集成到自己系統中的快捷而又簡便的途徑。
資源庫基礎設施還應開辟一個區域,讓系統開發者提供反饋、出錯報告、錯誤改正及資源庫中任何有關IP塊的註解。反饋信息塊建立者對錯誤的修復與改進說明一起是塊資料庫列表的一部分。
8技術認證編輯
認證
認證能確定IP塊是否符合相關的再使用標准。它提供一把表徵塊再使用質量的尺度,應在IP進入資源庫前完成。由於IP建立者熟知IP，他應測試塊概念間的一致性以及與工具、庫以及硬體平台的兼容性。一個獨立的認證小組通過對可交付性、再使用性以及出錯歷史記錄的隨機抽樣,預測IP核的質量和可靠性,定出IP的分類等級。這個等級讓設計者有一個總體概念，如IP符合標準的准確性有多好，再使用需多大的軟插接工作量。
集成優化
對IP核的再使用，建立者需軟插接IP、進行認證、將它存放在系統設計者能訪問的資源庫中。自動化工具提供多種手段，加速軟插接和資源庫的操作，認證和集成過程的部分自動化。工具製造商力爭實現更多的自動化。在理想情況下，全部IP塊可從資源庫中按需供給。
周期加速
設計者幾乎沒有能力在三個月設計周期內開發出合乎規格的新產品。如果對每個產品族建立一個設計平台，設計組就能充分發揮平台的作用，開發出產品的衍生品種。一種有效的再使用方法應讓可再使用IP的開發作為平台的一部分，並將IP塊快速地集成到衍生品種。
基礎設施
一旦IP開始普遍使用，提供該IP的支持是必要的。建立者繼續擁有IP，因為支持它需要深層的知識。建立者負責IP的更新，將最新版本放置在資源庫中。IP由為系統設計者服務的認證組重新認證。此外,建立者還應在系統設計者集成IP遇到困難時提供必需的支持。

④ 急求FPGA內IP核的具體解釋及分析，多謝！！！

幾年前設計專用集成電路(ASIC) 還是少數集成電路設計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現, 系統製造公司的設計人員正越來越多地採用ASIC 技術集成系統級功能(System L evel In tegrete - SL I) , 或稱片上系統(System on a ch ip ) , 但ASIC 設計能力跟不上製造能力的矛盾也日益突出。現在設計人員已不必全部用邏輯門去設計ASIC, 類似於用集成電路( IC) 晶元在印製板上的設計,ASIC 設計人員可以應用等效於印製板上IC 晶元的功能模塊, 稱為核(core)、或知識產權( IP) 宏單元進行系統設計, 這就是基於核的設計方法。CPU、存儲器、匯流排控制器、介面電路、DSP 等都可成為核。但是ASIC 設計與印製板(PCB) 設計有很大區別,ASIC 必須用EDA 工具進行硬體設計, 主要問題都是通過計算機模擬解決, 而不能象印製板設計那樣通過實驗調試解決, 另外ASIC 的製造還需要數量可觀(一般數萬美元) 的不可重復工程費用(NRE)。80年代後期出現的現場可編程門陣列(FP

GA ) 和復雜可編程邏輯器件(CPLD) 是ASIC 的一種, 其優點是在製造廠家提供的FPGA 或CPLD 晶元上, 可由設計工程師對其進行現場編程完成ASIC 的最後設計, 而不需昂貴的NRE 費。現在FPGA 的規模已達到百萬門, 如XILINX-p.htm" target="_blank" title="XILINX貨源和PDF資料">XILINX 公司的V irtex 系列, 完全可以實現片上系統,其設計方法將逐步轉向核基設計。

1 核的分類和特點

核是一種預定義的並經過驗證的復雜功能模塊, 它可以集成到系統設計中。核基設計主要特點是可重復使用已有設計模塊, 縮短設計時間, 減少設計風險, 通過高層的集成可望提高整個系統的性能。在FPGA 設計中的核分為三種, 如表1所示:

表1 核的分類和特點

硬核

(hard core)

預定義的已布局布線的模塊 不能修改設計, 必須采指定實現技術 時序性能有保證

固核

(firm core) HDL 源碼,與實現技術有關的網表 部分功能可以修改, 採用指定的實現技術 關鍵路徑時序可控制

軟體

(soft core)

行為級或RTL 級HDL源碼 可修改設計,與具體實現技術無關 時序性能無保證, 由使用者確定

硬核是針對特定的實現技術優化的, 它具有不能修改的結構和布局布線, 可作為庫元件使用, 且時序性能穩定, 但硬核不能按設計需要修改和調整時序。固核由HDL 源碼和與實現技術有關的網表組成, 使用者可按規定增減部分功能。固核的關鍵路徑時序是固定的, 但其實現技術不能更改, 即不同廠家FPGA 的固核不能互換使用。軟核是可綜合的硬體描述語言(HDL ) 源碼, 它與實現技術無關, 可按使用者需要修改, 具有最大的使用靈活性, 但軟核的關鍵路徑時序性能無保證, 最終性能主要決定於使用者採用的綜合、布局布線和實現技術。

在FPGA 設計中, 由於不同廠家的具體實現技術差別較大, 完全與硬體實現技術無關的軟核性能受到很大限制, 而硬核缺少使用的靈活性, 因此作為軟、硬核折中的固核使用較多。以上是具有代表性的核的分類, 在實際使用中, 某種功能的核往往以各種形式出現, 由使用者按需要選用, 軟核也不僅只有HDL 源碼, 還包括用於功能測試的行為模型和測試向量, 用於指導綜合的約束文件。

2 核基FPGA 設計方法簡介

在核基設計中, 一個完整的設計主要由兩部分組成, 一部分是核, 如圖1中的MCU、RAM , 另一部分是用戶自己定義的邏輯電路。按系統設計的要求將這些功能模塊連接在一起就完成了晶元的設計,各個核或功能塊的連接目前還沒有統一的標准, 因不同的設計而定, 一般應滿足一定的時序要求。作為核基設計的第一步是選擇合適的核, 這主要從核的功能、性能可靠性和實現技術幾方面來選擇。

圖1 核基設計晶元示意圖

一個核首先要有核的功能描述文件, 用於說明該核的功能、時序要求等, 如圖2所示, 其次還要包括設計實現和設計驗證兩個方面的文件, 即不但要有實現核功能的寄存器傳輸級(RTL ) 源碼或網表, 還要有用於核實現後驗證邏輯功能正確性的模擬模型和測試向量。硬核的實現較簡單, 類似於PCB 設計中IC 晶元的使用, 軟核的使用情況較為復雜, 實現後的性能與使用者的具體實現方式有關, 為保證軟核的性能, 軟核提供者一般還提供綜合描述文件, 用於指導軟核的綜合, 固核的使用介於上述二者之間。

圖2 核由設計實現和設計驗證組成 很多核提供者都提供核的評價環境和演示、開發板,便於用戶了解核的功能和使用。

核基FPGA 設計流程如圖3所示。設計輸入部分包括:

1) 用戶設計邏輯、軟核、固核或硬核模擬模型的輸入,

2) 功能模擬,

3) 邏輯綜合。其中模擬模型是一個行為級模型, 只用作功能模擬, 不進行綜合。

圖3 核基FPGA 設計流程

設計的輸入一般是採用HDL 語言, 如VHDL、V erilog 等, 輸入完設計和模擬模型後就可進行功能模擬, 當功能模擬完成後, 就可進行邏輯電路的綜合。

用戶邏輯和軟核的綜合應加合理的時序約束, 以滿足設計的要求, 約束條件可由綜合文件(Synthesis Script ) 給出。完成設計輸入後進入設計實現階段,在此階段固核的網表和設計約束文件, 用戶綜合出的網表和設計約束文件一起輸入給FPGA 布局布線工具, 完成FPGA 的最後實現, 並產生時序文件用於時序模擬和功能驗證。最後進入設計驗證階段,用靜態時序分析判定設計是否達到性能要求, 對比功能模擬結果和時序模擬結果, 驗證設計的時序和功能是否正確。若設計的性能不能達到要求, 需找出影響性能的關鍵路徑, 並返回延時信息, 修改約束文件, 對設計進行重新綜合和布局布線, 如此重復多次直到滿足設計要求 為止。若重復多次還不能達到設計要求, 則需修改設計或採用其它實現技術。

3 軟核的設計及使用

由於FPGA 的硬體技術迅速發展, 硬體資源越來越豐富, 速度越來越快, 使軟核資源利用率不高、工作速度較低等不足得到很大的彌補, 軟核在核基設計中作用越來越大。其主要優點是功能與實現技術無關, 使用靈活。這樣我們可以很方便地在不同的實現技術下使用軟核。如用X IL INX FPGA 實現的軟核, 不需改動設計, 重新綜合後就可以用ACTEL FPGA 實現, 設計實現的靈活性大為提高。但軟核的性能受實現技術影響還是很大, 怎樣保證軟核達到預想的性能是目前需要解決的難題。國外近年提出了與實現技術無關的可綜合軟核的思想, 希望通過對編制軟核的HDL 源碼的某種限制, 並結合綜合工具的時序約束功能, 達到部分控制軟核性能的目的。如限制軟核只能採用嚴格的同步邏輯設計, 沒有反饋環路、多時鍾路徑、三態邏輯、鎖存器和非同步置位復位觸發器, 只使用D 觸發器和邏輯門。這樣藉助於綜合工具, 可有效地控制軟核關鍵路徑的延時,並預測具體實現技術中軟核的性能。當然這是以犧牲一定的FPGA 邏輯資源為代價的, 但隨著硅技術的發展, 硬體資源十分豐富, 用一定的硬體資源浪費去換取設計靈活性提高是值得的, 正如在PC 機軟體設計中, 現在已很少有人過多考慮程序佔用的存儲空間一樣。

本文作者按照上述軟核設計思想, 採用全同步邏輯設計, 只使用D 觸發器和邏輯門, 實現了與PIC16C57兼容的8位微控制器的設計。頂層結構如圖4, 採用哈佛結構, 取指和指令執行並行工作, 除少數幾條程序跳轉指令外, 全部為單時鍾周期指令。程序存儲器ROM 一般放在FPGA 外, 若ROM 中指令較少, 也可放在FPGA 內。數據匯流排採用多路選擇器形式, 以適應不同的實現技術。指令寄存器和特殊功能寄存器, 包括IO 埠寄存器、狀態寄存器、程序計數器等, 都由D 觸發器構成, 通用寄存器採用了FPGA 的RAM 模塊, 指令解碼和算數邏輯單元由組合邏輯門構成。

⑤ Quartus 2怎樣調用8051 IP軟核啊

有vqm文件或者源碼才可以，網上很多教程～

⑥ 開源指令集有哪些

POWER指令集架構正式開源

隨著IBM（116.000，+0.21%）向OpenPOWER基金會提供了POWER ISA許可，開發者可藉此確保在 POWER 上運行的軟硬體的協同定義，鼓勵他們構建新的硬體、藉助領先的企業功能來處理數據密集型工作負載、為 AI 和混合雲創建新的軟體應用程序、並獲得獨特的硬體優勢。

除了開放源代碼的POWER ISA之外，IBM 還將提供多種其它技術，包括 POWER ISA 的軟核實現（softcore implementation）、與架構無關的開放式相干加速處理器介面（OpenCAPI）、以開放式內存介面（OMI）的參考設計。

據介紹，IBM為開源社區貢獻了一個新開發的軟核。在很短的時間內，一位IBM工程師能夠在POWER ISA上開發出一個軟核，並將其安裝在Xilinx FPGA上運行。這一軟核實現將在本周的北美OpenPOWER峰會上得到展示。此外，OpenCAPI 和 OMI 技術也有助於最大化處理器和連接設備之間的內存帶寬，對於克服 AI 等新興工作負載的性能瓶頸至關重要。

IBM OpenPower 總經理 Ken King 表示：「隨著今日的發布，IBM 正在向著通過開放技術和開源來推動整個行業的創新而邁出了重要的一步」。

值得一提的是，在2018年，IBM還耗資340多億美元收購了Red Hat紅帽公司，這是一家專注開源領域長達25年之久的軟體公司。Red Hat是開源生態系統的主要玩家，以Linux發行版而聞名。而為了推動新療法的研究進展，幫助人類更快地攻克癌症。IBM在不久前還開源了3個治療癌症的人工智慧項目。

此次POWER ISA的開源可以說是IBM對於開源社區的又一重大貢獻。需要指出的是，目前OpenPOWER晶元的底層物理架構還沒有開源。

⑦ ARM系列ARM7TDMI-S中各個後綴字母的含義是什麼

M:64位乘法指令；d：支持片上調試；t：高密度16位Thumb指令集擴展；i：Embedded ICE硬體模擬功能模塊；s：在ARM7TDMI基礎上綜合了軟核（synthesizable）。

⑧ 怎麼樣才能確定IP地址是合法的，IP地址的分類是什麼

合法的IP地址中，每個三位數都是在0~254之間的，不可能是大於254就連255都不行。這才是合法的IP地址，還有 IP地址有ABC類IP。

iPv4的ip地址都是（1~255）.（0~255）.（0~255）.（0~255）的格式。

IP地址分為五類，A類保留給政府機構，B類分配給中等規模的公司，C類分配給任何需要的人，D類用於組播，E類用於實驗，各類可容納的地址數目不同。

A、B、C三類IP地址的特徵：當將IP地址寫成二進制形式時，A類地址的第一位總是0，B類地址的前兩位總是10，C類地址的前三位總是110。

1、A類地址

（1）A類地址第1位元組為網路地址，其它3個位元組為主機地址。它的第1個位元組的第一位固定為0.

（2）A類地址網路號范圍：0.0.0.0---127.0.0.0 地址范圍0.0.0.0到127.255.255.255。

（1） B類地址第1位元組和第2位元組為網路地址，其它2個位元組為主機地址。它的第1個位元組的前兩位固定為10。

（2） B類地址網路號范圍：128.0.0.0---191.255.0.0。地址范圍128.0.0.0到191.255.255.255。

3、C類地址

（1）C類地址第1位元組、第2位元組和第3個位元組為網路地址，第4個位元組為主機地址。另外第1個位元組的前三位固定為110。

（2）C類地址網路號范圍：192.0.0.0---223.255.255.0。地址范圍 192.0.0.0到223.255.255.255。

（1） D類地址不分網路地址和主機地址，它的第1個位元組的前四位固定為1110。

（2） D類地址范圍：224.0.0.0---239.255.255.255

5、E類地址

（1） E類地址不分網路地址和主機地址，它的第1個位元組的前五位固定為11110。

（2） E類地址范圍：240.0.0.0---255.255.255.254

(8)軟核源碼擴展閱讀

（一）IP分類

1、軟核（Soft IP）軟核以可綜合的HDL的形式交付的，具有更靈活的優點和在性能（時序，面積，功耗）方面不可預測的缺點。軟核增加了知識產權保護的風險，因為使用者需要RTL源代碼。

2、固核（Firm IP）

3、硬核（Hard IP）已經進行了功耗，尺寸和性能的優化並映射到一個特定的工藝，通常以GDSII的形式交付。它們具有更可預測的優點，但是由於工藝相關性，因此有更少的靈活性和可移植性。因為版權保護並且不需要RTL代碼，保護硬核的能力更好一些。

（二）IP來源

1、來源一：晶元設計公司的自身積累

2、來源二：Foundry的積累

3、來源三：專業IP公司

4、來源四：EDA廠商

5、來源五：設計服務公司