verilog源碼
1. VERILOG程序源碼哪裡有
硬體的不叫程序，就叫代碼。
源碼可以去open code 網站找，多如牛毛。
網路搜索verilog開放源碼就好
2. 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬
要使用QuartusII 進行模擬，首先進行代碼編譯。
代碼輸入完成後，點擊start compilation按鈕開始編譯，編譯完畢後，點擊新建按鈕，新建一個WaveForm文件。
然後打開Node Finder，將Pin選擇為 All，然後點擊 find 按鈕，將會將你的代碼中的所有輸入輸出管腳都顯示出來，用滑鼠選擇所有管腳，拖動到WaveForm文件的波形顯示框中，每個管腳的狀態就都出來了，在你想要輸入的管腳上設置高低電平，完畢後，點擊 Start Simulation 按鈕開始模擬，結束後輸出管腳會顯示結果。
3. 用verilog編寫源代碼和測試程序
下面的代碼我已經用modelsim模擬過了，沒有問題。
mole count(out,clk,rst); //源程序
input clk,rst;
output[3:0] out;
reg[3:0] out;
initial out=4'd0;
always @(posedge clk or negedge rst)
begin
if(!rst) out=4'd0;
else
begin
out=out+4'd1;
if(out==4'd1||out==4'd6||out==4'd8) out=out+4'd1;
if(out==4'd5) out=out+4'd2;
end
end
endmole
`timescale 1ns/1ns //測試程序
`include "count.v"
mole count_tp;
reg clk,rst;
wire[3:0] out;
parameter DELY=100;
count mycount(out,clk,rst);
always #(DELY/2) clk=~clk;
initial
begin
clk=0;rst=1;
#(DELY*5) rst=0;
#DELY rst=1;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d rst=%d out=%d",clk,rst,out);
endmole
4. 哪裡可以找到比較全的verilog代碼
開放的源代碼( opencores)網址（VHDL 和VERILOG)
5. verilog源代碼 用什麼文件格式可以看 我想用ISE看但不知道怎麼弄 求大神指點
用記事本就可以打開看，專業一點就用UltraEdit打開，看起來舒服一些。
哥們，貌似我以前在學校讀書的時候，聽說美國有個人，搞定了這個鑒權加密演算法。
7. 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬
O(∩_∩)O~，這個是我當時總結的，希望對你有用!
1.首先創建一個工程，再在new中新建添加verilog文本，再進行編譯！
2.編譯成功後，到file——create/update——create symbol Files for current
3.成功後到New——Block diagram/Schematic File——在空白處點擊滑鼠右鍵——insert——symbol——選擇project
文件夾下的子文件，點OK鍵——再在空白處點擊右鍵——insert——symbol——選擇d:/（安裝文件夾）的子文件夾
primitives下的pin文件夾選擇需要的管腳——雙擊管腳處修改管腳名如a[7..0]——保存文件
4.建立模擬：在new中選擇——打開vector waveform file ——再在View中——選擇utility window——Node Finder
——點擊list找出所有全部復制——關閉後粘貼——點擊zoom tool ——點擊滑鼠右鍵調節試當的區間——
點擊箭頭之後選擇要變的數值——之後點擊Start simulation進行模擬編譯
你自己按我寫的步驟試試看，基本步驟都涵蓋在我上面的總結里！！
8. 請問在Verilog中模塊源代碼和測試模塊源代碼關系
首先，模塊源代碼描述了一個電路，這個電路要工作，肯定需要一個外部環境（比如clk信號的輸入之類的），然後，這個電路的輸出我們也希望能查看。
在實際燒寫進FPGA之前，我們希望用一個軟體來模擬這個電路工作的情況，也就是所說的模擬。
然後，測試代碼（testbench）是用來模擬源代碼所實現的電路的外部環境的，也可以通過軟體來查看這個電路的輸出信號的波形。
所以，不寫測試代碼，只要你能保障源代碼正確無誤，是可以不用模擬的（但說實話，誰能保證呢，除非電路太簡單了）。
另外，由於模塊的源代碼是要生成具體器件的，所以必須是可綜合的。而測試代碼只是模擬外部環境，所以不需要是可綜合的。
9. 求verilog源代碼
你是要做模擬吧？不是做可綜合的代碼吧. 你要模擬，直接always #`cycle /2 = ~cycle /2; cycle就是你要的周期，周期等於頻率分之一了。。。 如果
10. 求教帶比較器的計數器Verilog源代碼
剛給你寫的，也沒編譯，不過應該沒錯，自己去調試吧
mole count(clk,flag);
input clk;
reg [7:0] i;
output flag;
reg flag;
always @(posedge clk)
begin
if(i == 8'b1111_1111)
begin
i <= 8'b00000000;
flag <= 1;
end
else if(i == 8'b0000_0001)
begin
flag <= 0;
i <= i+1;
end
else
i <= i+1;
end
endmole