模擬編譯綜合

1. verilog 模擬編譯

testbench是不能被編譯的！
請把testbench在編譯中去掉
testbench 是在模擬時用的

mole test_AND;
reg a,b;//定義兩個寄存器變數a和b
wire out1,out2;//定義兩個線網out1和out2
initial //產生測試數據（激勵信號）
begin
a=0;b=0;
#1 a=1;
#1 b=1;
#1 a=0;
end

initial//監視功能
begin
$monitor("Time=%d a=%b b=%b out1=%b out2=%b",$time,a,b,out1,out2);
end

AND gate1(a,b,out2);/*模塊AND實例，激勵信號通過a和b端進入AND模塊，測試結果從out2輸出*/
NAND gate2(a,b,out1);/*模塊NAND實例，激勵信號通過a和b端進入AND模塊，測試結果從out1輸出*/
endmole

2. verilog HDL的模擬程序怎樣用quartus ii編譯

quartus 不能編譯模擬程序，模擬程序是不能被綜合的，quarus只能編譯能綜合的程序。

模擬程序不能放在quartus工程中

只有在quartus中建立一個testbeach，在當中指定模擬程序，使用模擬工具去編譯模擬它。

3. 如何用Quartus II對用Verilog HDL語言編寫的源碼進行模擬

O(∩_∩)O~，這個是我當時總結的，希望對你有用!
1.首先創建一個工程，再在new中新建添加verilog文本，再進行編譯！
2.編譯成功後，到file——create/update——create symbol Files for current
3.成功後到New——Block diagram/Schematic File——在空白處點擊滑鼠右鍵——insert——symbol——選擇project
文件夾下的子文件，點OK鍵——再在空白處點擊右鍵——insert——symbol——選擇d:/（安裝文件夾）的子文件夾
primitives下的pin文件夾選擇需要的管腳——雙擊管腳處修改管腳名如a[7..0]——保存文件
4.建立模擬：在new中選擇——打開vector waveform file ——再在View中——選擇utility window——Node Finder
——點擊list找出所有全部復制——關閉後粘貼——點擊zoom tool ——點擊滑鼠右鍵調節試當的區間——
點擊箭頭之後選擇要變的數值——之後點擊Start simulation進行模擬編譯

你自己按我寫的步驟試試看，基本步驟都涵蓋在我上面的總結里！！

4. verilog的程序寫完後，下一步怎麼做什麼軟體比較好進行編譯和模擬

1步、寫測試平台在modesim裡面模擬。
2步、模擬通過後如果是做FPGA的話，直接在QUARTUS II里綜合一下就可以下載到FPGA里了。
3、如果需要做ASIC的話需要用到DC綜合，然後放到後端工具中自動布局布線生成版圖，投片。
當然，綜合後和自動布局布線後你可以做一個後模擬，將你的延時信息提取出來後在放到modesim裡面模擬。
4、編譯和模擬最好的工具就是modesim，它最大的優點是速度快，模擬精度也高。但是其編譯較寬松，很多錯誤無法發現。我現在做項目時一般modesim做初級編譯，然後用quartus ii做最終編譯，如果這樣能過的話，你的設計就沒錯誤了。模擬僅用modesim也會產生問題，就是你測試一般無法產生覆蓋面100%的激勵，所以模擬通過後再下載到FPGA中進行原型驗證下，如果FPGA能過得話，你的設計邏輯也就基本滿足要求了。

5. modelsim 編譯錯誤

這種文件不能編譯，直接include就可以了

6. 如何編譯xilinx模擬庫

首先介紹一下Xilinx幾個主要的模擬庫（路徑：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夾：Library of Unified component simulation models。僅用來做功能模擬，包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件，這樣是為了方便一些特殊的編譯向導指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬，包括了使用Xilinx Core Generator工具產生的IP模擬模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel：用來模擬非常復雜的一些FPGA設計，其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫：simprims，unisims，xilinxcorelib。
編譯Xilinx模擬庫有多種方法，比如，可以在ISE軟體中編譯xilinx模擬庫，這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便，但是每次模擬前都要先進行綜合，這樣會很費時間，如果單獨用Modelsim進行模擬，則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間，所以下面主要介紹直接利用Modelsim編譯Xilinx庫，並進行模擬的流程。
Step1：在Modelsim的安裝路徑下建立一個文件夾，用來存儲編譯後的庫文件。

Step2：打開Modelsim，更改路徑為xilinx_lib

Step3：新建一個庫，命名為xilinx_unisims，用來存放unisims庫編譯後的文件。

Step4：將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile

在Library選擇剛創建的xilinx_unsims庫，查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims，然後全選所有文件，點擊右下角Compile進行編譯

編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。

Step5：按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫，分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。

Step6：在安裝目錄下找到modelsim.ini文件，關掉它的只讀屬性，並添加以下三個語句，將這三個庫添加到默認庫文件中去。

添加完成後，保存，並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。

7. 關於QUARTUS II 模擬問題

這個的意思是說你在模擬以前要至少要進行Analysis and Synthesis才能夠sunmulate。
解決方法是對你的工程編譯一次就可以，只要修改過，就要重新編譯一下。編譯完就可以sunmulate。

8. 如何使用quartus ii綜合

QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX＋PLUS

使用步驟：

一、建立工程.
1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』
2、指定project的路徑，和project的名稱，頂層文件的名稱（一般與工程名相同）。
3、指定project中要include 的文件。
4、選擇project中要使用的一些EDA TOOLS。
5、選擇所使用的器件的家族「family」 和具體型號。
6、『finish』 完成工程的設置。

二、輸入文件. 在工程中新建設計文件：圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」
1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。
2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根據編譯窗口的提示修改錯誤。
4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項：
(1) Analysis＆Synthesis語法檢查，把大電路轉成較小的元件
(2) Fitter 器件資源利用情況，引腳分配情況等
(3) Assembler 連線各元件
(4) Timing Analyzer 時間分析

三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬
1、建立模擬文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、選擇輸入輸出引腳
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。
3、模擬時間、柵格的設置
Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。
4、模擬編譯設置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件
模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。
5、先編譯後模擬
『Processing』→『Start Compilation＆Simulation』
6、模擬結束後會生成模擬報告「Simulation Report」
模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。
模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。

四、將工程模塊化，利用圖形設計文件建立更大的工程
模塊工程文件（「Block Diagram/Schematic File」或「Verilog HDL File」）編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。
1、模塊化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）輸入元件
右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。
（3）連線

9. 高手進！關於Quartus模擬的疑惑。相當不解呀！

問題好多啊。
QuartusII模擬步驟：
1.編譯設計Start Compilation（包括：綜合（vlog、vhd 轉換成電路），布線（映射到具體器件上））
2.建立波形文件（激勵）
3.開始模擬Start Simulation
4.得到模擬結果
QuartusII 10.0之後自帶的模擬工具已經沒有了，建議使用Modelsim（專業的模擬工具）

10. ISE綜合後模擬如何操作

第一步：用modelsim編譯xilinx的庫，並添加；
第二步：打開ISE，edit——>preference，在第三方模擬工具里添加你安裝modelsim的目錄；
第三步：打開你要模擬的ISE工程，在「source」窗口上面有一個下拉菜單，菜單有「behavioral simulation」以及「post synthesis simulation」等，選最後一個
第四步：現在在source窗口，你應該能夠看到你寫的測試激勵文件；單擊選中該文件，在process的窗口應該能看到modelsim的圖標及模擬選項
第五步：雙擊process窗口的modesim圖標，即開始調用modelsim進行模擬！

手頭這台電腦沒裝ISE，憑記憶寫了這么多，希望能有幫助；