ise綜合與編譯

⑴ 如何編譯xilinx模擬庫

首先介紹一下Xilinx幾個主要的模擬庫（路徑：D:\Xilinx\11.1\ISE\verilog\src\）
Unsim文件夾：Library of Unified component simulation models。僅用來做功能模擬，包括了Xilinx公司全部的標准元件。每個元件使用一個獨立的文件，這樣是為了方便一些特殊的編譯向導指令，如`uselib等。
XilinxCoreLib: CORE Generator HDL Library model。僅用來做功能模擬，包括了使用Xilinx Core Generator工具產生的IP模擬模型，例如FIFO等。
SIMPRIM: Library of generic simulation primitives。用來做時序模擬或者門級功能模擬。
SmartModel：用來模擬非常復雜的一些FPGA設計，其中用到了Power PC或者RocketIO等。
我們一般只用其中的三個庫：simprims，unisims，xilinxcorelib。
編譯Xilinx模擬庫有多種方法，比如，可以在ISE軟體中編譯xilinx模擬庫，這樣在ISE調用Modelsim進行模擬了。但是利用ISE調用Modelsim模擬雖然操作方便，但是每次模擬前都要先進行綜合，這樣會很費時間，如果單獨用Modelsim進行模擬，則可以不用進行綜合而直接進行功能模擬。不進行綜合就模擬的結果是可能本來的設計就是不可綜合的。但是只要按照可綜合的代碼風格進行設計一般不會出現這中問題。這樣做的好處是節省了綜合需要耗費的時間，所以下面主要介紹直接利用Modelsim編譯Xilinx庫，並進行模擬的流程。
Step1：在Modelsim的安裝路徑下建立一個文件夾，用來存儲編譯後的庫文件。

Step2：打開Modelsim，更改路徑為xilinx_lib

Step3：新建一個庫，命名為xilinx_unisims，用來存放unisims庫編譯後的文件。

Step4：將unisims庫文件編譯到xilinx_unisims庫中。選擇Compile

在Library選擇剛創建的xilinx_unsims庫，查找范圍為D:\Xilinx\11.1\ISE\verilog\src\unisims，然後全選所有文件，點擊右下角Compile進行編譯

編譯完成後可以看到unisims庫的文件都被編譯到xilinx_unsims庫中去了。

Step5：按照Step4的方法創建xilinx_corelib和xilinx_simprims兩個庫，分別將XilinxCoreLib和simprims文件夾的文件編譯到這兩個庫中去。編譯完成後可以看到Library中多出了剛才創建的三個庫。

Step6：在安裝目錄下找到modelsim.ini文件，關掉它的只讀屬性，並添加以下三個語句，將這三個庫添加到默認庫文件中去。

添加完成後，保存，並把modelsim.ini改為只讀。
這樣以後再次打開Modelsim以後就可以看到Library中多出了剛才創建的三個庫。

⑵ FPGA自己手動布局布線是怎麼操作的

布局布線返物應該是xilinx FPGA的，不用手動進行，，如果你只是實現一些簡單的功能，利用xilinx ISE的開發工具就是直接雙擊implement，就會完成，但是可以手動設置一些參數，比如速度優先、性能優先等。
真正將你的HDL代碼變為可用的電路過程如下：
xilinx的步驟synphysize（綜合） translate（注譯），map（映射），和place and route（布局布線）
altera的步驟為complie（編譯）synphysize（綜合鍵液） fitter（布線）

綜合以後生成的就為網表文件。這個文件只是一個電路的雛形，經過translate，map，place and route（布局布線）就會和你的FPGA晶元中的結構一一對應起來，這些都是ISE自己完漏亮液成的不需要你的參與，當然你可以進行約束你寫的模塊的位置。

⑶ ise編譯完成生成沒成功

系統bug。ise編譯是一款編寫代碼軟體，該軟體在編譯完成後出現沒成功提示，是系統bug的原因，只需要將該軟體關閉後重新打開即可。