vivado分模塊編譯
步驟一：
在工程中，將需要封裝的模塊（包括子模塊）設置為頂層模塊，例如top為工程的頂層模塊，top調用了A和B，B又調用了C和D，需要將B模塊以及下面的模塊整體加密，也就是封裝為網表，那麼需要將B設置為頂層模塊。
步驟二：設置綜合條件
1、在Flatten hierarchy選擇為full。
2、在more options中輸入-mode out_of_context
步驟三：綜合
在工程中運行綜合步驟，在綜合完成後，打開綜合。
步驟四：生成edf
這里和quartus不一樣，這里需要通過輸入腳本的方式生成。
假設網表文件中沒有調用IP，那麼輸入如下指令：
write_edif F:/FPGA/abc.edf
如果調用了IP，輸入如下指令：
write_edif -security_mode all F:/FPGA/abc.edf
步驟五：生成調用v文件
假設vivado的版本在2017.4以前，輸入如下指令：
write_verilog -mode port F:/FPGA/abc_stub.v
2018.1以後：
write_verilog -mode synth_stub F:/FPGA/abc_stub.v
Ⅱ HLS(涓)Vivado楂樺眰嬈＄患鍚堟傝堪
鎺㈢儲娣卞害錛歏ivado HLS鐨勯珮搴︾患鍚堟妧鏈璇﹁В
FPGA錛岃繖涓楂樺害鍙緙栫▼鐨勯泦鎴愮數璺錛屽洜鍏剁櫨涓囩駭閫昏緫鍗曞厓鐨勭伒媧繪у拰鍔ㄦ佺畻娉曞疄鐜拌兘鍔涜屽囧彈鐬╃洰銆傜敱鍩虹鍗曞厓濡侺UT錛堥昏緫鍗曞厓錛屽疄鐜頒換浣曢昏緫鍑芥暟鐨勫熀鐭籌級銆丗lip-Flop錛堝瓨鍌ㄥ崟鍏冿紝鐢ㄤ簬閫昏緫嫻佹按綰垮拰鏁版嵁瀛樺偍錛夈乄ires鍜孖/O pads鏋勫緩錛孎PGA鐨勬灦鏋勫湪璁＄畻鍚炲悙閲忓拰璧勬簮闄愬埗涓灞曠幇浜嗗叾鐙鐗規с侺UT鏄閫昏緫鏋勫緩鐨勬牳蹇冿紝閫氳繃瀛樺偍鐪熷艱〃鏉ユ墽琛屽嶆潅鐨勯昏緫鎿嶄綔錛汧lip-Flops鍒欐槸鏁版嵁嫻佷腑鐨勯噸瑕佹ˉ姊侊紝灝ゅ叾鍦╔ilinx FPGA涓錛屽畠浠鏀鎸佸唴緗鐨凞SP妯″潡錛屾兜鐩栦簡鍔犲噺涔樼瓑榪愮畻錛屼負楂樻晥綆楁硶瀹炵幇鎻愪緵浜嗗彲鑳姐
鏁版嵁閲嶇敤錛屽傛護娉㈠櫒錛岄氳繃涔樻硶鍣ㄥ苟琛屽勭悊杈撳叆鏁版嵁錛屽睍鐜頒簡FPGA鏋舵瀯鐨勫苟琛屼紭鍔褲傜浉姣斾箣涓嬶紝澶勭悊鍣ㄤ緷璧栨寚浠ゅ簭鍒楁墽琛岋紝姣忎釜鎸囦護鍙鑳藉甫鏉ュ歡榪燂紝鑰孎PGA鍒╃敤LUT瀹炵幇騫惰岃＄畻錛岃祫婧愪笉鍏變韓錛屽唴瀛樼粨鏋勪紭鍖栵紝鎻愪緵瓚呴珮鐨勫甫瀹姐俈ivado HLS緙栬瘧鍣ㄧ殑欖斿姏鍦ㄤ簬鍏惰兘鑷鍔ㄨ皟搴﹀拰嫻佹按綰誇紭鍖栵紝濡傝捐′竴涓3鍛ㄦ湡嫻佹按綰挎潵璁＄畻y錛屾樉钁楀噺灝戝歡榪熴
澶勭悊鍣ㄥ拰FPGA鐨勫樊寮傛樉钁楋細澶勭悊鍣ㄦ墽琛屾寚浠ゅ簭鍒楋紝鏈夊歡榪熶笖渚濊禆鏁版嵁浣嶇疆錛汧PGA鍒欓氳繃LUT榪涜屽苟琛屽勭悊錛屽唴瀛樼粨鏋勭粡榪囩簿蹇冭捐★紝鎷ユ湁鏇撮珮鐨勬晥鐜囥傞氳繃HLS錛屾垜浠鍙浠ュ噺灝戝嚱鏁拌＄畻寤惰繜錛屾瘮濡傚湪pipelining涓錛屽垵濮媦鐨勮＄畻鍙闇3鍛ㄦ湡錛屽悗緇鍛ㄦ湡鍙浠ュ苟琛屼駭鐢熸柊緇撴灉銆
Vivado HLS鐨勬櫤鑳藉湪浜庡畠鑳借瘑鍒鏁版嵁嫻佺洰鏍囦腑鐨勫苟琛屾э紝鏀鎸佹秷璐硅-鐢熶駭鑰呮ā鍨嬶紝涓縐嶉氳繃鍐呭瓨搴撳垏鎹㈤檺鍒跺苟琛岋紝鍙︿竴縐嶅垯鍒╃敤FIFO鍐呭瓨鎵╁睍騫惰屽害銆傚湪紜浠惰捐′笂錛孎PGA鐨勭伒媧繪т嬌鍏惰兘閫傚簲鍚勭嶈嚜瀹氫箟鐢佃礬錛岃屽勭悊鍣ㄥ垯鍙楅檺浜庡滻瀹氭灦鏋勩傞夋嫨鏃墮挓棰戠巼鏄騫沖彴鍐崇瓥鐨勪竴閮ㄥ垎錛屼絾FPGA涓庡勭悊鍣ㄧ殑鎬ц兘宸璺濊繙涓嶆浜庢ゃ
鎬ц兘鎻愬崌鐨勫叧閿鍦ㄤ簬HLS鐨勮嚜瀹氫箟鍐呭瓨浣撶郴緇撴瀯錛屽畠鍏佽稿姩鎬佸唴瀛樺垎閰嶏紝浼樺寲鍚炲悙閲忋佸姛鑰楀拰寤惰繜錛屼笉鍙楃‖浠墮檺鍒躲侶LS涓庡勭悊鍣ㄧ紪璇戝櫒鐨勫樊寮傚湪浜庯紝瀹冭兘涓虹壒瀹氱畻娉曟彁渚涙渶浣沖鉤鍙頒紭鍖栵紝閫氳繃璧勬簮璋冨害鍑忓皯涓存椂鏁版嵁瀛樺偍銆侳PGA鐨勭伒媧繪т綋鐜板湪瀵規潯浠惰鍙ュ拰寰鐜榪浠ｇ殑澶勭悊錛岃繖浜涘湪澶勭悊鍣ㄤ笂鍙鑳介犳垚棰濆栧紑閿錛屼絾鍦‵PGA涓婂垯鑳芥湁鏁堝苟琛岋紝鎻愬崌鎬ц兘銆
鍦℉LS鐨勯珮綰у簲鐢ㄤ腑錛40鍛ㄦ湡鍐咃紝嫻佹按綰胯凱浠ｉ厤緗鏃犳瀬闄愶紝鐢ㄦ埛鍙浠ラ氳繃璁劇疆II錛堟寚浠ら棿闅旓級鎺у埗嫻佹按綰挎繁搴︺侶LS浼氬垎鏋愭暟鎹渚濊禆浠ヤ紭鍖栫畻娉曟墽琛岋紝灝嗗嚱鏁板勭悊杞鍖栦負鏁版嵁嫻佸艦寮忋傝櫧鐒跺姩鎬佸唴瀛樼敵璇峰湪緙栬瘧鏃剁『瀹氾紝C++鐨勫姩鎬佸唴瀛樿鋒眰鍦‵PGA涓婇渶鐗瑰埆澶勭悊銆傛帶鍒朵腑蹇冪殑綆楁硶閫氳繃HLS鐏墊椿璋冩暣錛屽備換鍔″ぇ灝忕敤鎴峰彲鑷瀹氫箟錛屽獎鍝嶇‖浠墮厤緗棰戠巼銆
鎬葷殑鏉ヨ達紝HLS浼樺寲浜嗘暟鎹閫熺巼錛屽挨鍏墮傜敤浜巉or銆亀hile鍜宒o-while寰鐜錛岃屾帶鍒朵腑蹇冪畻娉曞垯鏍規嵁緋葷粺闇奼傚姩鎬佽皟鏁淬備粠鎺у埗緋葷粺鍒嗙被鐪嬶紝HLS鍦ㄥ揩閫熷搷搴斿満鏅涓灝や負紿佸嚭錛屽彲浣滀負澶勭悊鍣ㄥ姞閫熷櫒銆傚湪楠岃瘉闃舵碉紝紜淇滺LS test bench鐨勫噯紜鎬ц嚦鍏抽噸瑕侊紝鍚屾椂瑕嗙洊鐜囪揪鍒90%浠ヤ笂錛岄伩鍏嶅唴瀛橀敊璇鍜屾湭鍒濆嬪寲鍙橀噺銆侶LS鍗忓悓浠跨湡鍒欐槸楠岃瘉騫惰屽寲鍔熻兘姝ｇ『鎬х殑寮哄ぇ宸ュ叿錛屽敖綆￠熷害杈冩參錛屼絾鑳芥彁渚涘疂璐電殑鐢ㄦ埛鎸囧箋
閫氳繃Vivado HLS錛屾垜浠寰椾互鏋勫緩楂樻晥銆佺伒媧葷殑FPGA璁捐★紝鍒╃敤鍏剁壒鏈夌殑浼樺娍鎻愬崌鎬ц兘錛屽悓鏃跺厖鍒嗚冭檻鍐呭瓨緇戝畾鍜屾暟鎹甯冨矓銆傚湪闆嗘垚澶氫釜紼嬪簭鏃訛紝濡俍ynq-7000SoC鐨勫勭悊鍣ㄤ笌FPGA錛孒LS鐨勫崗浣滃繀涓嶅彲灝戙傛棤璁烘槸鐙絝嬬郴緇熼獙璇佽繕鏄鍩轟簬澶勭悊鍣ㄧ殑緋葷粺錛孒LS閮芥壆婕旂潃鍏抽敭瑙掕壊錛屾彁渚涗簡涓縐嶅叏鏂扮殑璁捐′笌楠岃瘉鏂規硶銆