vhdl數字編譯

① VHDL 編譯，闡述和 綜合 之間的關系

編譯、精細化、綜合是數字系統設計中的概念，而VHDL只是數字系統設計中的一種硬體描述語言。
所謂編譯(Compile)是借用軟體系統中的概念，在數字系統設計中，是指包含多個環節的一個完整過程。這些環節主要有：分析(Analysis)、精細化(Elabortion)、綜合(Synthesis)、適配(Fitter)、匯編(Assembler)等。分析——檢查語法；精細化——建立資料庫、為綜合進行初始化；綜合——將高層次描述轉化為低層次描述並優化代碼、適配——布局和布線、匯編——產生配置數據。

② 我的一數字頻率計VHDL，頂層文件編譯時有錯誤，但各模塊都正確，沒問題，編譯通過，求高手指點

我沒看你的頂層文件，估計是你自己寫的。其實頂層文件可以不必寫，辦法如下：將各個模塊在bdf文件中用線連接起來（其實就實現了你的頂層文件所要實現的功能），用bdf文件進行模擬。如果你需要頂層文件代碼用來做DC之類的話，可以把bdf轉換為頂層文件（vhdl代碼）。就是用那個convert current file。。。

③ VHDL語言編程用什麼編譯軟體比較好

quartus這個軟體還不錯，我學習就用這個，要是能配個db2板就不錯了。

④ vhdl編程中遇到編譯的問題，各模塊模擬成功，頂層設計出錯，求高手指點，有哪些常出錯點

就表面看報錯提示的很清楚，你有一些變數調用錯名了，導致編譯認為你沒定義。（如變數d）--> u1:adc_state port map (datain(7 downto 0)=>d(7 downto 0)。
而實際的錯誤確是，你的元件例化語法使用錯了。你的子元件和頂層元件埠書寫前後反了；應改為：
u1:adc_state port map (d(7 downto 0)=>datain(7 downto 0) ……後邊同理。
改改試試吧！

⑤ VHDL語言使用實數時編譯不能通過，求助謝謝了

你所用的VHDL綜合器不支持綜合real類型。

⑥ VHDL語言編程用什麼編譯軟體

VHDL語言是用來描述硬體的語言，通常用於CPLD和FPGA的硬體程序設計
VHDL語言的編譯環境可由所用晶元廠商提供，如ALTERA公司的QuartusII等軟體，還可由第三方綜合軟體來進行編譯如Synplify等。
一般一些嵌入式系統設計，fpga設計，等書籍里有相關的介紹