verilog編譯軟體下載

① verilog編譯軟體synopsys VCS哪裡可以下載

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② Verilog HDL要用什麼軟體

如果只是模擬的話，可以使用modelsim；如果要對程序進行編譯、綜合、燒寫且調試的話，可以使用altera公司的quartus ii和xilinx公司的ise軟體。這幾種軟體我都用過，網上都可以下到相關的安裝軟體。

verilog hdl是一種硬體描述語言，跟C語言有點像，比較容易上手。

希望能幫到你。

③ verilog的程序寫完後，下一步怎麼做什麼軟體比較好進行編譯和模擬

1步、寫測試平台在modesim裡面模擬。
2步、模擬通過後如果是做FPGA的話，直接在QUARTUS II里綜合一下就可以下載到FPGA里了。
3、如果需要做ASIC的話需要用到DC綜合，然後放到後端工具中自動布局布線生成版圖，投片。
當然，綜合後和自動布局布線後你可以做一個後模擬，將你的延時信息提取出來後在放到modesim裡面模擬。
4、編譯和模擬最好的工具就是modesim，它最大的優點是速度快，模擬精度也高。但是其編譯較寬松，很多錯誤無法發現。我現在做項目時一般modesim做初級編譯，然後用quartus ii做最終編譯，如果這樣能過的話，你的設計就沒錯誤了。模擬僅用modesim也會產生問題，就是你測試一般無法產生覆蓋面100%的激勵，所以模擬通過後再下載到FPGA中進行原型驗證下，如果FPGA能過得話，你的設計邏輯也就基本滿足要求了。

④ VERILOG中編譯、適配、綜合、下載是什麼意思

我盡量用簡單的語言說明一下。
編橋跡殲譯：對文本描述的verilog語言進行分析並進而轉化為能夠供下載到FPGA(為了跟你所問的問題相對應，此處就針對FPGA等可配置器件流程展開回答，本來verilog也可以用於ASIC（專用集成電路）設計的)。它是一個包含多個概念的統一說法。編譯可以包含語法分析、綜合、適配等多個環節。
綜合：綜合是把verilog語言描述的抽象層次較高的設計描述轉化成為抽象層次較低的電路網表，表現為一般的數字邏輯，能夠對應到具體的門級邏輯。
適配：把綜合後的具體數字邏輯映射到具體的不同型號當中的FPGA器件中去，包括選擇哪一些基本邏輯單元（主要包含LUT和寄存器單元等），以及敏沖布局布線等。
下載：下載就是將整個州棚編譯過程完成的可下載二進制信息通過下載線從計算機端傳遞到FPGA開發板端，並完成FPGA內部電路的具體配置（LUT中的存儲信息以及連接線的連接開關設置等等），形成具有相應功能的功能電路。