pld編譯器

❶ quartus 選擇哪個器件進行編譯

QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX＋PLUS

使用步驟：

一、建立工程.
1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』
2、指定project的路徑，和project的名稱，頂層文件的名稱（一般與工程名相同）。
3、指定project中要include 的文件。
4、選擇project中要使用的一些EDA TOOLS。
5、選擇所使用的器件的家族「family」 和具體型號。
6、『finish』 完成工程的設置。

二、輸入文件. 在工程中新建設計文件：圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」
1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。
2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根據編譯窗口的提示修改錯誤。
4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項：
(1) Analysis＆Synthesis語法檢查，把大電路轉成較小的元件
(2) Fitter 器件資源利用情況，引腳分配情況等
(3) Assembler 連線各元件
(4) Timing Analyzer 時間分析

三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬
1、建立模擬文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、選擇輸入輸出引腳
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。
3、模擬時間、柵格的設置
Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。
4、模擬編譯設置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件
模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。
5、先編譯後模擬
『Processing』→『Start Compilation＆Simulation』
6、模擬結束後會生成模擬報告「Simulation Report」
模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。
模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。

四、將工程模塊化，利用圖形設計文件建立更大的工程
模塊工程文件（「Block Diagram/Schematic File」或「Verilog HDL File」）編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。
1、模塊化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）輸入元件
右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。
（3）連線

❷ 請高人解釋一下集成電路設計中 可編程邏輯器件設計（PLD）和現場可編程邏輯陣列設計（FPGA）和兩者的區別

CPLD（Complex Programmable Logic Device）是Complex PLD的簡稱,一種較PLD為復雜的邏輯元件。
CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。

發展歷史及應用領域：
20世紀70年代，最早的可編程邏輯器件--PLD誕生了。其輸出結構是可編程的邏輯宏單元，因為它的硬體結構
設計可由軟體完成（相當於房子蓋好後人工設計局部室內結構），因而它的設計比純硬體的數字電路具有很強的靈活性，但其過於簡單的結構也使它們只能實現規模較小的電路。為彌補PLD只能設計小規模電路這一缺陷，20世紀80年代中期，推出了復雜可編程邏輯器件--CPLD。目前應用已深入網路、儀器儀表、汽車電子、數控機床、航天測控設備等方面。

器件特點：
它具有編程靈活、集成度高、設計開發周期短、適用范圍寬、開發工具先進、設計製造成本低、對設計者的硬體經驗要求低、標准產品無需測試、保密性強、價格大眾化等特點，可實現較大規模的電路設計，因此被廣泛應用於產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用中小規模通用數字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。

如何使用：
CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。

這里以搶答器為例講一下它的設計（裝修）過程，即晶元的設計流程。CPLD的工作大部分是在電腦上完成的。打開集成開發軟體(Altera公司 Max+pluxII)→畫原理圖、寫硬體描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行模擬，查看邏輯輸出結果是否正確→進行管腳輸入、輸出鎖定（7128的64個輸入、輸出管腳可根據需要設定）→生成代碼→通過下載電纜將代碼傳送並存儲在CPLD晶元中。7128這塊晶元各管腳已引出，將數碼管、搶答開關、指示燈、蜂鳴器通過導線分別接到晶元板上，通電測試，當搶答開關按下，對應位的指示燈應當亮，答對以後，裁判給加分後，看此時數碼顯示加分結果是否正確，如發現有問題，可重新修改原理圖或硬體描述語言，完善設計。設計好後，如批量生產，可直接復制其他CPLD晶元，即寫入代碼即可。如果要對晶元進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬體描述語言，重復以上工作過程，完成設計。這種修改設計相當於將房屋進行了重新裝修，這種裝修對CPLD來說可進行上萬次。

FPGA是Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。

FPGA誕生於1985年，當時第一個FPGA採用2μm工藝，包含64個邏輯模塊和85000個晶體管，門數量不超過1000個，由名為Ross Freema所發明，當時他所創造的FPGA被認為是一個不切實際發明，他的同事Bill Carter曾說：「這種理念需要很多晶體管，並且那時晶體管是非常珍貴的東西。」，所以人們認為Ross的想法過於脫離現實。但是Ross預計：根據摩爾定律（每18個月晶體管密度翻一翻），晶體管肯定會越來越便宜，因此它就越來越常見。在短短的幾年內，正如Ross所預言的，出現了數十億美元的現場可編程門陣列（FPGA）市場。但是可惜的是，他無法享受這一派欣欣向榮的景象，在1989年Ross Freeman就與世長辭了，但是它的發明卻持續不斷地促進電子行業的進步與發展。

我們都知道構成數字邏輯系統最基本的單元是與門、或門、非門等，而他們都是用三極體、二極體和電阻等元件構成，然後與門、或門、非門又構成了各種觸發器，實現狀態記憶，FPGA屬於數字邏輯電路的一種，同樣由這些最基本的元件構成。一個FPGA可以將上億個門電路組合在一起，集成在一個晶元內，打破以往需要用龐大分立門電路元器件搭建的歷史，不僅電路面積、成本大大減小，而且可靠性得到了大幅度的提升。

一般的FPGA內部是由最小的物理邏輯單位LE、布線網路、輸入輸出模塊以及片內外設組成，所謂的最小物理邏輯單元是指用戶無法修改的、固定的最小的單元，我們只能將這些單元通過互聯線將其連接起來，然後實現用戶特定的功能。一個LE由觸發器、LUT以及控制邏輯組成，可以實現組合邏輯和時序邏輯；隨著FPGA集成度的不斷增加，其內部的片內外設也越來越多，內部可集成SRAM、Flash、AD、RTC等外設，真正實現單晶元解決整個系統功能的目的。所以我們所理解的FPGA最底層是一些實實在在的門電路構成，然後由門電路構成最小的物理邏輯單元，然後通過布線層將這些最小物理邏輯單元連接成用戶需要的特定功能，我們所需要控制的是布線層之間的互連開關，這也是我們編程的對象，通過這些開關來改變功能。

當今的FGPA按工藝分主要有SRAM工藝和Flash工藝（工藝是針對它們的編程開關來說的）兩類，SRAM工藝的FPGA最大的特點是掉電數據會丟失，無法保存，所以它們的系統除了一個FPGA以外，外部還需要增加一個配置晶元用於保存編程數據，每次上電的時候都需要從這個配置晶元將配置數據流載入到FPGA，然後才能正常的運行；但是Flash架構的FPGA掉電不會丟失數據，無需配置晶元，上電即可運行，它的特點非常類似ASIC，但是又比ASIC更加的靈活，可以重復編程。在一些小規模的公司或者產品量不是很大的時候往往更傾向於用FPGA來取代ASIC，不僅能夠降低風險，而且能夠降低成本。

1.2 為什麼要學習FPGA？

FPGA從誕生以來，經歷了從配角到主角的過程，從初期開發應用到限量生產應用再到大批量生產應用的發展歷程。從技術上來說，最初只是邏輯器件，現在強調平台概念，加入數字信號處理、嵌入式處理、高速串列和其他高端技術，從而被應用到更多的領域，正因為其飛速的發展，讓更多學FPGA的人看到了希望，其廣闊的前景正是我們選擇的原因之一。

1． 廣闊的發展前景

據市場調研公司Gartner Dataquest預測，2010年FPGA和其它可編程邏輯器件(PLD)市場將從2005年的32億美元增長到67億美元，未來還將有不斷往上增長的趨勢。FPGA及PLD產業發展的最大機遇是替代ASIC和專用標准產品(ASSP)，由ASIC和ASSP構成的數字邏輯市場規模大約為350億美元。由於用戶可以迅速對PLD進行編程，按照需求實現特殊功能，與ASIC和ASSP相比，PLD在靈活性、開發成本以及產品及時面市方面更具優勢，所以未來FPGA將會是一個非常有前景的行業。

FPGA由於其結構的特殊性，可以重復編程，開發周期較短，越來越受人們的青睞，它的特點也更接近ASIC，ASIC比FPGA最大的優勢是低成本，但是FPGA的價格現在也是越來越低，例如：Actel的Nano系列更是打破了FPGA的價格屏障，提供超過50種低於1美金的FPGA，在一定程度上已經可以與ASIC相抗衡。

根據當前發展的趨勢，未來的FPGA勢必將會取代一部分ASIC的市場，雖然根據摩爾定律(Moore』s Law)：每18至24個月能在相同的單位面積內多擠入一倍的晶體管數，這意味著電路成本每18至24個月就可以減半，但這只是指裸晶(Die)的成本，並不表示整個晶元的成本減半，這是由於晶圓製造更前端的掩膜(Mask)成本、晶圓製造更後端的封裝(也稱為：構裝、包裝)成本、人力成本等都不會隨摩爾定律而變化，反而晶元的成本有上升的趨勢，所以過去許多中、小用量的晶元無法用先進的工藝來生產，對此不是持續使用舊工藝來生產，就是必須改用FPGA晶元來生產……

因此，未來的趨勢告訴我們，FPGA將成為21世紀最重要的高科技產業之一，特別是國內的FPGA市場，更是一個「未開墾的處女地」，抓住現在的機遇意味著為我們將來的產品提供更多的競爭力。

2． 提供更多就業機會
雖然FPGA市場的廣闊，但是FPGA的技術人員是極度地缺乏，其原因是還未得到高校的重視，很多學校都未開FPGA的課程，導致學生畢業後連什麼是FPGA，什麼是Verilog都不知道，失去了很多就業的機會。我們公司(廣州單片機發展有限公司)這三年來跑遍了全國22個城市，每次宣講會場里場外都站滿了人，每個學生都渴望尋找一份好工作的心情由此可見一斑，但通過考試發現懂FPGA和Verilog的學生卻寥寥無幾，盡管我們每年都對招聘FPGA人才寄予了很大的希望，但每次都失望而歸，深深地體會到招聘FPGA開發工程師困難重重。

由此可見在應屆畢業生中熟練掌握FPGA的學生屬於稀缺資源，然而企業為培養FPGA開發工程師無不付出沉重的代價，所以對於在校電類專業的學生來說，這就是打造個人差異化競爭力的機會，事實上只要掌握FPGA就能夠找到一份薪水更好的工作。我們公司每次在考核員工時往往都會特別關注這些「特殊員工」的情況，一般來說這些員工的工作都會比其它崗位高500元，這就是學習FPGA的優勢，但是很多人不曾完全意識到掌握FPGA技術的重要性。

當前受金融危機的影響，對學生的就業更是巨大的考驗，據教育部的統計，2008年，全國普通高校畢業生達559萬人，比2007年增加64萬人，2009年高校畢業生規模達到611萬人，比2008年增加52萬人，如此多的大學生面臨著就業的問題，如果不具備一定的技能，將會淹沒在大學生的潮流之中而找不到理想的工作，而學習FPGA可以幫助學生多一技之長，大大提高就業的機會。

3．具有更大的技術擴展空間
我們都知道，以前IC半導體產業一直是國內比較薄弱的產業，與國外的發展步伐相比還差甚遠，我們所用的IC大部分都來自歐美地區，國內擁有自主產品的IC技術不多，多半需要引進國外先進的IC設計技術，但是自2000年以來，中國大陸的IC設計企業如雨後春筍般迅速涌現，企業數量5年增加了4倍多，2005年已經達到500多家，銷售收入過億元人民幣的設計企業達到17家，其中兩家超過5億元。概括地講，中國的IC設計公司可以分為四類，第一類是國有IC設計公司，一般是承擔政府研發任務的研究所轉制後設立；第二類是由系統廠商的設計部門獨立出來的IC設計公司；第三類是民營IC設計公司，以海歸型為主；最後一類是外資IC設計公司。

所以IC設計也是未來發展的一個重點方向，將會是國家大力扶持的產業之一，而IC的設計人員所必須掌握的是FPGA的技術，在晶元流片之前都是通過FPGA來進行前期的設計驗證，用的語言也是FPGA的設計語言，只是在後端的設計中才用到IC設計的特定技術，所以IC設計人員必定是懂得FPGA設計的人，掌握FPGA的技術是通往IC設計殿堂的必經之路，學習FPGA有助於給我們更大的技術擴展空間。

1.3 怎樣學FPGA？
既然FPGA對我們如此的重要，那對於初學者的我們又應該如何去學呢？學習一樣知識應該有好的老師教導，我們才能更快的掌握，可惜的是大部分的學校未開相關的課程，也缺少相關專業的老師，我們如何能夠找到一個捷徑或方法幫助我們學會這么極具競爭力的技術，讓我們通向成功的殿堂呢？筆者覺得應該需要有步驟，有目的、循序漸進地掌握相關的技術，我們公司從原來的1人的FPGA團隊，發展到如今30人左右的FPGA團隊，有著一些成長的經歷和經驗，也希望在此能與大家一起分享。

1． 掌握FPGA編程語言
在學習一門技術之前我們往往從它的編程語言開始，就如學習單片機一樣，我們從C語言開始，掌握了C語言，開發單片機就不是什麼難事了。學習FPGA也是如此，FPGA的編程語言有兩種：VHDL和Verilog，這兩種都適合用於FPGA的編程，VHDL比Veirlog早出現，由美國的軍方組織開發，在1987年成為了IEEE的標准；Verilog則是由民間一家普通的公司私有財產轉化而來，基於其優越性，在1995成為了IEEE標准。VHDL在歐地區應用的較為廣泛，而Verilog在中國、美國、日本、台灣等地應用較為廣泛，筆者比較推崇的是Verilog，因為它非常易於學習，很類似於C語言，如果具有C語言基礎的人，只需要花很少的時間便能掌握Verilog，而VHDL較為抽象，學習需要一段較長的時間。

如果是學生，學習Verilog最好的時期是在大學二年級，與數字電路同步學習，不僅能夠理解數字電路實現的方式，更能通過FPGA將數字電路得以實現，筆者發現華中科技大學康華光教授主編的《電子技術基礎（數字部分）》非常好，可以說是一本與時俱進的教材，在其中介紹了Verilog語言，並且在每一章的最後一節都介紹了如何使用Verilog建模實現相關數字電路的內容，非常適合大二學習FPGA的學生，本書同樣以《電子技術基礎（數字部分）》為背景，並與該書進行配套同步，在它的基礎上進行了升華和改進，源於它而又高於它，所以也可以同步學習。大三、大四的學生還可以進一步將Verilog進行強化，學習北京航天航空大學的夏宇聞教授編寫的《Verilog數字系統設計教程（第二版）》可以比較全面地、詳細地掌握Verilog的基本語法，對大二學習的內容進一步的鞏固和強化。

如果是其他初學者，可以直接藉助《Verilog數字系統設計教程（第二版）》和本書即能對Verilog的語法進行全面的掌握。這是學習FPGA的第一步，也是必不可少的一步。

2． 一個易學易用的硬體平台是成功的一半
除了學習編程語言以外，更重要的是實踐，將自己設計的程序能夠在真正的FPGA里運行起來，這時我們需要一個硬體平台的支持，然後以前的FPGA硬體平台的價格讓很多的初學者望而卻步，上千元的價格並不是一般的初學者（特別是學生）能夠承受的，而且不易學習。針對這樣的現狀，也是為了回饋社會，幫助更多想學FPGA又沒有經濟能力的愛好者，廣州周立功單片機發展有限公司開發了一套低成本的FPGA開發套件，售價僅99元，即使是學生也是完全能夠承受得起，這款開發套件可以說是根本不賺錢，我們不僅要提供硬體電路，我們還得配套提供一系列教程資料。

過去的一年來，我們一共投入了4位開發工程師圍繞EasyFPGA030開展工作，翻譯全部開發工具軟體技術資料，先自己吃透然後再根據自己的理解、實踐和多次討論，將技術資料通俗化，並且錄制了第一個「Actel FPGA快速入門視頻教程」供初學者免費下載，便於初學者快速入門，當第一版做出來銷售1000套之後，才發現初學者的焊接經驗不足，於是又開始設計第二版，這就是目前大家在網站上見到的一體化EasyFPGA030開發學習板。為了能夠帶給大家最准備、最權威的知識，我們還請了國內第一個EDA創始人之一的夏宇聞教授給我們進行Veirlog的培訓，培訓完後我們製作一系列Veirlog視頻教程和PPT供初學者學習，同樣免費提供給大家。同時，我們和夏老師一起共同合作編寫了本書，目的是希望能夠以最快的速度幫助初學者入門，另外我們還有一個30人的團隊全面的提供FPGA的技術支持和售後服務，解決用戶的後顧之憂。

所以通過EasyFPGA030的平台學習，不僅節約了前期學習的成本，而且該套件詳實的資料使得非常的易用易學，對於初學者來說是一個不可多得的FPGA開發平台。

3． 技術進行鞏固和升華
對於初學者來說，有了一定基礎後，應該將其繼續的鞏固和升華，筆者認為競賽是學生進行驗證所學知識很好的舞台，不僅能夠鍛煉學生的動手能力，而且能夠發揮學生的創造力和想像力。

廣州周立功公司已經成功舉辦了兩屆「Actel杯全國大學生FPGA電子競賽」，參加的隊伍分別是100隊和300隊，每支隊伍都將免費獲得價值1480元的一套FPGA開發套件作為競賽的平台，競賽完後該套件無需退回，而且設置了最高5000元的獎金，這種舉措對公司來說只有投入，很難看到產出，但是我們還堅持做了，主要是想給學生提供施展才華的舞台，讓更多的人了解FPGA，學會FPGA，2009年我們又將啟動了第三屆競賽，將隊伍擴大到1000支，給更多的人提供機會，我們的目標就是要將創新教育實踐活動進行到底，培養出一批又一批適合企業發展的人才。

1.4 小結
綜上所述，我們只有了解了什麼是FPGA，為什麼要學習FPGA，怎麼學習FPGA後，我們才能非常有目的、有計劃的去掌握這門技術，我相信通過我們的共同努力，一定能夠培養出一批又一批優秀的FPGA人員。

❸ 可編程邏輯器件的具體概念是什麼

簡單點說，就是可以用語言（比如C語言HDL語言什麼的）寫入程序的集成電路，一般寫程序運用到邏輯推論上的東西

❹ 時鍾問題

教學目標
時鍾問題可以看做是一個特殊的圓形軌道上2人追及或相遇問題，不過這里的兩個「人」分別是時鍾的分針和時針。
時鍾問題有別於其他行程問題是因為它的速度和總路程的度量方式不再是常規的米每秒或者千米每小時，而是2個指針「每分鍾走多少角度」或者「每分鍾走多少小格」。對於正常的時鍾，
具體為：整個鍾面為360度，上面有12個大格，每個大格為30度；60個小格，每個小格為6度。
分針速度：每分鍾走1小格，每分鍾走6度
時針速度：每分鍾走十二分之一小格，每分鍾走0.5度
注意：但是在許多時鍾問題中，往往我們會遇到各種「怪鍾」，或者是「壞了的鍾」，它們的時針和分針每分鍾走的度數會與常規的時鍾不同，這就需要我們要學會對不同的問題進行獨立的分析。
要把時鍾問題當做行程問題來看，分針快，時針慢，所以分針與時針的問題，就是他們之間的追及問題。另外，在解時鍾的快慢問題中，要學會十字交叉法。
例如：時鍾問題需要記住標準的鍾，時針與分針從一次重合到下一次重合，所需時間為65又11分之5 分。
總結
基本思路：
1、按照行程問題中的思維方法解題；
2、不同的表當成速度不同的運動物體；
3、路程的單位是分格（表一周為60分格）；
4、時間是標准表所經過的時間；
合理利用行程問題中的比例關系；
解題技巧/思路：
數量關系技巧包含了數學運算技巧和數字推理技巧兩大部分，公務員考試數學運算是最為考生所頭疼，其所佔分值高並且難度也高。
時鍾問題常見的考查形式是鍾面追及。鍾面追及問題通常是研究時針、分針之間的位置的問題，如「分針和時針的重合、垂直、成一直線、成多少度角」等。時針、分針朝同一方向運動，但速度不同，類似於行程問題中的追及問題。解決此類問題的關鍵在於確定時針、分針的速度或速度差。
具體的解題過程中可以用分格法，即時鍾的鍾面圓周被均勻分成60小格，每小格我們稱為1分格。分針每小時走一圈，即60分格，而時針每小時只走5分格，因此分針每分鍾走1分格，時針每分鍾走1/12分格。速度差為11/12分格。也可以用度數法，即從角度觀點看，鍾面圓周一周是360°，分針每分鍾轉360/60度，即分針速度為6°/min，時針每小時轉360/12=30度，所以每分鍾的速度為30°/60，即0.5°/min。分針與時針的速度差為5.5°/min。
例題精講
模塊一、時針與分針的追及與相遇問題
【例 1】 王叔叔有一隻手錶，他發現手錶比家裡的鬧鍾每小時快 30 秒.而鬧鍾卻比標准時間每小時慢 30 秒，那麼王叔叔的手錶一晝夜比標准時間差多少秒？
【解析】 鬧鍾比標準的慢 那麼它一小時只走（3600-30）÷3600個小時，手錶又比鬧鍾快 那麼它一小時走（3600+30）/3600個小時，則標准時間走1小時 手錶則走（3600-30）÷3600X（3600+30）÷3600個小時，則手錶每小時比標准時間慢1—【（3600-30）÷3600X（3600+30）÷3600】=1—14399÷14400=1÷14400個小時，也就是1÷14400X3600=四分之一秒，所以一晝夜24小時比標准時間慢四分之一乘以24等於6秒
【解析2】由題干可得手錶：鬧鍾=（3600+30）：3600，鬧鍾：標准=（3600-30）：3600，可以得到手錶：標准=（3600+30）*（3600-30）：3600*3600，則標准時間走1小時（3600秒），手錶走（3600+30）*（3600-30）/3600/3600*3600秒，那麼1晝夜24小時手錶共走了（3600+30）*（3600-30）/3600/3600*24*3600=86394秒，而一晝夜共有24*3600=86400秒，故相差86400-86394=6秒
【鞏固】 小強家有一個鬧鍾，每時比標准時間快3分。有一天晚上10點整，小強對准了鬧鍾，他想第二天早晨6∶00起床，他應該將鬧鍾的鈴定在幾點幾分？
【解析】 6：24
【鞏固】 小翔家有一個鬧鍾，每時比標准時間慢3分。有一天晚上8:30，小翔對准了鬧鍾，他想第二天早晨6∶30起床，於是他就將鬧鍾的鈴定在了6∶30。這個鬧鍾響鈴的時間是標准時間的幾點幾分？
【解析】 7點
【鞏固】 當時鍾表示1點45分時，時針和分針所成的鈍角是多少度？
【解析】 142.5度
【例 2】 有一座時鍾現在顯示10時整．那麼，經過多少分鍾，分針與時針第一次重合；再經過多少分鍾，分針與時針第二次重合?
【解析】分針每小時走一圈12格，時針走1格，分針每小時比時針多走12－1=11格，每分鍾多走11/60格。10時整的時候，時針與分針相距10格，第一次重合，分針要在相同的時間里比時針多走10格，所用時間是：10÷11/60=54又6/11（分鍾）第二次重合，分針要比時針多走12格，所用時間是：12÷11/60=65又5/11（分鍾）
【鞏固】 鍾表的時針與分針在4點多少分第一次重合？
【解析】 此題屬於追及問題，追及路程是20格，速度差是12/60-1/60 ，所以追及時間是：20/（12/60-1/60 ） （分）。
也可以用度數算：4*30/5.5=240/11分鍾
【鞏固】 現在是3點，什麼時候時針與分針第一次重合？
【解析】 根據題意可知，3點時，時針與分針成90度，第一次重合需要分針追90度， （分）
【例 3】 鍾表的時針與分針在8點多少分第一次垂直？
【解析】 此題屬於追及問題，但是追及路程是4 格（由原來的40格變為15格），速度差是 ，所以追及時間是： （分）。
【例 4】 2點鍾以後，什麼時刻分針與時針第一次成直角？
【解析】 根據題意可知，2點時，時針與分針成60度，第一次垂直需要90度，即分針追了90+60=150（度）， （分）
【例 5】 8時到9時之間時針和分針在「8」的兩邊，並且兩針所形成的射線到「8」的距離相等．問這時是8時多少分?
【解析】 8點整的時候，時針較分針順時針方向多40格，設在滿足題意時，時針走過x格，那麼分針走過40-x格，所以時針、分針共走過x+(40-x)=40格．於是，所需時間為 分鍾，即在8點 分鍾為題中所求時刻．
【例 6】 現在是10點，再過多長時間，時針與分針將第一次在一條直線上？
【解析】 時針的速度是 360÷12÷60=0.5(度/分),分針的速度是 360÷60=6(度/分),即 分針與時針的速度差是 6-0.5=5.5(度/分),10點時，分針與時針的夾角是60度， ,第一次在一條直線時，分針與時針的夾角是180度，,即 分針與時針從60度到180度經過的時間為所求。,所以 答案為 (分)
【鞏固】 在9點與10點之間的什麼時刻，分針與時針在一條直線上？
【解析】 根據題意可知，9點時，時針與分針成90度，第一次在一條直線上需要分針追90度，第二次在一條直線上需要分針追270度，答案為 （分）和 （分）
【例 7】 晚上8點剛過，不一會小華開始做作業，一看鍾，時針與分針正好成一條直線。做完作業再看鍾，還不到9點，而且分針與時針恰好重合。小華做作業用了多長時間？
【解析】 根據題意可知， 從在一條直線上追到重合，需要分針追180度， （分）
【例 8】 某人下午六時多外出買東西，出門時看手錶，發現表的時針和分針的夾角為110°，七時前回家時又看手錶，發現時針和分針的夾角仍是110°．那麼此人外出多少分鍾?
【解析】 如下示意圖，開始分針在時針左邊110°位置，後來追至時針右邊110°位置．
於是，分針追上了110°+110°=220°，對應 格．所需時間為 分鍾．所以此人外出40分鍾．
評註：通過上面的例子，看到有時是將格數除以 ，有時是將格數除以 ，這是因為有時格數是時針、分針共同走過的，對應速度和；有時格數是分針追上時針的，對應速度差．對於這個問題，大家還可以將題改為:「在9點多鍾出去，9點多鍾回來，兩次的夾角都是110°,答案還是40分鍾．
【例 9】 上午9點多鍾，當鍾表的時針和分針重合時，鍾表表示的時間是9點幾分？
【解析】 時針與分針第一次重合的經過的時間為： （分），當鍾表的時針和分針重合時，鍾表表示的時間是9點 分。
【例 10】 小紅上午8點多鍾開始做作業時，時針與分針正好重合在一起。10點多鍾做完時，時針與分針正好又重合在一起。小紅做作業用了多長時間？
【解析】 8點多鍾時,時針和分針重合的時刻為： （分）10點多鍾時,時針和分針重合的時刻為： （分） ，小紅做作業用了 時間
【例 11】 小紅在9點與10點之間開始解一道數學題，當時時針和分針正好成一條直線，當小紅解完這道題時，時針和分針剛好第一次重合，小紅解這道題用了多少時間？
【解析】 9點和10點之間分針和時針在一條直線上的時刻為： （分），時針與分針第一次重合的時刻為： （分），所以這道題目所用的時間為： （分）
【例 12】 一部動畫片放映的時間不足1時，小明發現結束時手錶上時針、分針的位置正好與開始時時針、分針的位置交換了一下。這部動畫片放映了多長時間？
【解析】 根據題意可知，時針恰好走到分針的位置，分針恰好走到時針的位置，它們一共走了一圈，即 （分）
【例 13】 有一座時鍾現在顯示10時整。那麼，經過多少分鍾，分針與時針第一次重合；再經過多少分鍾，分針與時針第二次重合？
【解析】 根據題意可知，10點時，時針與分針成60度，第一次重合需要分針追360-60=300（度）， （分）第二次重合需要追360度，即 分。
模塊二、時間標准及鬧鍾問題
【例 14】 鍾敏家有一個鬧鍾，每時比標准時間快2分。星期天上午9點整，鍾敏對准了鬧鍾，然後定上鈴，想讓鬧鍾在11點半鬧鈴，提醒她幫助媽媽做飯。鍾敏應當將鬧鍾的鈴定在幾點幾分上？
【解析】 鬧鍾與標准時間的速度比是62:60=31:30, 11點半與9點相差 150分， 根據十字交叉法，鬧鍾走了 150×31÷30=155(分),所以 鬧鍾的鈴應當定在11點35分上。
【例 15】 小翔家有一個鬧鍾，每時比標准時間慢2分。有一天晚上9點整，小翔對准了鬧鍾，他想第二天早晨6∶40起床，於是他就將鬧鍾的鈴定在了6∶40。這個鬧鍾響鈴的時間是標准時間的幾點幾分？
【解析】 鬧鍾與標准時間的速度比是 58:60=29:30 晚上9點與次日早晨6點40分相差580分， 即 標准時間過了 580×30÷29=600(分),所以 標准時間是7點。
【例 16】 有一個時鍾每時快20秒，它在3月1日中午12時准確，下一次准確的時間是什麼時間？
【解析】 時鍾與標准時間的速度差是 20秒/時，因為經過12小時，時鍾的指針回到起始的位置，所以到下一次准確時間時，時鍾走了 12×3600÷20=2160(小時) 即 90天， 所以 下一次准確的時間是5月30日中午12時。
【例 17】 小明家有兩個舊掛鍾，一個每天快20分，另一個每天慢30分。現在將這兩個舊掛鍾同時調到標准時間，它們至少要經過多少天才能再次同時顯示標准時間？
【解析】 快的掛鍾與標准時間的速度差是 20分/天,慢的掛鍾與標准時間的速度差是 30分/天,快的每標准一次需要 12×60÷30=24(天),慢的每標准一次需要 12×60÷20=36(天),24與36的最小公倍數是 72,所以 它們至少要經過72天才能再次同時顯示標准時間。
【例 18】 某科學家設計了只怪鍾，這只怪鍾每晝夜10時，每時100分（如右圖所示）。當這只鍾顯示5點時，實際上是中午12點；當這只鍾顯示6點75分時，實際上是什麼時間？
【解析】 標准鍾一晝夜是24×60=1440（分）,怪鍾一晝夜是100×10=1000（分）,怪鍾從5點到6點75分，經過175分，根據十字交叉法，1440×175÷1000=252（分）,即4點12分。
【例 19】 手錶比鬧鍾每時快60秒，鬧鍾比標准時間每時慢60秒。8點整將手錶對准，12點整手錶顯示的時間是幾點幾分幾秒？
【解析】 按題意，鬧鍾走3600秒手錶走3660秒，而在標准時間的一小時中，鬧鍾走了3540秒。所以在標准時間的一小時中手錶走3660÷3600×3540 = 3599（秒）即手錶每小時慢1秒，所以12點時手錶顯示的時間是11點59分56秒。
模塊三
【例 20】 某人有一塊手錶和一個鬧鍾，手錶比鬧鍾每時慢30秒，而鬧鍾比標准時間每時快30秒。問：這塊手錶一晝夜比標准時間差多少秒？
【解析】 根據題意可知，標准時間經過60分，鬧鍾走了60.5分，根據十字交叉法，可求鬧鍾走60分，標准時間走了60×60÷60.5分，而手錶走了59.5分，再根據十字交叉法，可求一晝夜手錶走了59.5×24×60÷（60×60÷60.5）分，所以答案為24×60-59.5×24×60÷（60×60÷60.5）=0.1（分）0.1分=6秒
【例 21】 高山氣象站上白天和夜間的氣溫相差很大，掛鍾受氣溫的影響走的不正常，每個白天快30秒，每個夜晚慢20秒。如果在10月一日清晨將掛鍾對准，那麼掛鍾最早在什麼時間恰好快3分？
【解析】 根據題意可知，一晝夜快10秒，（3×60-30）÷10=15（天），所以掛鍾最早在第15+1=16（天）傍晚恰好快3分鍾，即10月16日傍晚。
【例 22】 一個快鍾每時比標准時間快1分，一個慢鍾每時比標准時間慢3分。將兩個鍾同時調到標准時間，結果在24時內，快鍾顯示9點整時，慢鍾恰好顯示8點整。此時的標准時間是多少？
【解析】 根據題意可知，標准時間過60分鍾，快鍾走了61分鍾，慢鍾走了57分鍾，即標准時間每60分鍾，快鍾比慢鍾多走4分鍾，60÷4=15（小時）經過15小時快鍾比標准時間快15分鍾，所以現在的標准時間是8點45分。
【例 23】 小明上午 8點要到學校上課，可是家裡的鬧鍾早晨 6點10分就停了，他上足發條但忘了對表就急急忙忙上學去了，到學校一看還提前了10分。中午12點放學，小明回到家一看鍾才11點整。如果小明上學、下學在路上用的時間相同，那麼，他家的鬧鍾停了多少分？
【解析】 根據題意可知，小明從上學到放學一共經過的時間是290分鍾（11點減去6點10分）,在校時間為250分鍾（8點到12點，再加上提前到的10分鍾）所以上下學共經過290-250=40（分鍾），即從家到學校需要20分鍾，所以從家出來的時間為7：30（8：00-10分-20分）即他家的鬧鍾停了1小時20分鍾，即80分鍾。