fpga編譯的步驟
① Quartus II中的完全編譯包括幾個環節每個環節分別完成什麼功能
直接全編譯(Ctrl + L)就知道有哪些環節了
分析和綜合:這里主要是檢查每個源文件的語法錯誤,生成門級代碼,模塊之間的錯誤可能檢查不出來;
布局和布線:針對不同的器件進行優化,布局布線,這是關鍵步驟
匯編:產生編程文件,簡單的fpga工程就完了
完整的步驟還有時序約束,約束完再編譯,查看時序分析是否滿足條件,再修改,這是一個反復的過程,如果要用第三方的工具進行模擬還需要單獨生成對應的時序網表,包括一下模擬模型,延時輸出文件等
② FPGA關於編譯方面的問題
由於演算法是隨機的，因此一般來說，是不確定的。
當然，如果你使用了反標注，或者分區設計之類的用法，只要你的程序不發生改變，那麼它可以保留你上次編譯的結果不變，即使再編譯也不會發生改變。
我指的程序不變，是不要進行任何修改，你說的語句順序調換了，那麼也被認為是程序發生改變，自然編譯結果也可能不同。
③ fpga 編譯完成後就可以燒錄，為什麼還需要綜合
你是外行，老鐵！
FPGA流程：代碼編寫----FPGA代碼綜合（做語法檢查，將代碼轉換成門級電路網表）-----映射（或者叫適配，將通用門電路映射到相關器件的邏輯資源，例如查找表，RAM）-----布局布線（將FPGA映射結果，在FPGA內部擺出來）----生成配置文件（FPGA內部配置sram的初始值，配置查找表和其他邏輯資源，至於你不理解什麼叫配置sram值，請深入理解FPGA的構造，尤其是LUT的結構）。
④ 用FPGA開發一個電子系統需要哪些步驟
首先你要設計verilog或者VHDL文件，然後編譯，綜合，模擬，下載到晶元，大概就是這幾個步驟！
詳細的見下圖！
⑤ CPLD和FPGA的編程和配置有哪些方式
對CPLD/FPGA晶元進行編程配置的方式有多種
1、按使用計算機的通訊介面劃分，有：
（1）串口下載（BitBlaster或MasterBlaster）、
（2）並口下載（ByteBlaster）、
（3）USB介面下載(MasterBlaster或APU)等方式。
2、若按使用的CPLD/FPGA器件劃分，有：
1）CPLD編程（適用於片內編程元件為EPROM、E2PROM 和快閃記憶體的器件）；
2）FPGA下載（適用於片內編程元件為SDRAM的器件）
3、按CPLD/FPGA器件在編程下載過程中的狀態劃分,有:
1）主動配置方式。
在這種配置方式下,由CPLD器件引導配置操作的過程並控制著外部存貯器和初始化過程；
2）被動配置方式。
在這種配置方式下,由外部CPU或控制器（如單片機）控制配置的過程。
CPLD/FPGA器件按照正常使用和下載的不同過程其工作狀態分為三種：
1、用戶狀態(User mode)
即電路中CPLD器件正常工作時的狀態；
2、配置狀態(Configuration mode )
指將編程數據裝入CPLD/FPGA器件的過程，也可稱之為下載狀態；
3、初始化狀態(Initialization)
此時CPLD/FPGA器件內部的各類寄存器復位，
讓I／O引腳為使器件正常工作作好准備。
ALTERA公司的開發系統MAX+PLUSⅡ可以生成多種格式的編程數據文件。對於不同系列器件, 所能生成的編程/配置文件類型有所不同, 但大致可有下面幾種類型:
①SRAM Object格式（.sof）:
SOF格式文件用於FLEX器件的Bit Blaster或Byteblaster被動配置方式。
MAX+PLUS II編譯綜合工具會在編譯綜合過程中自動為FLEX系列器件生成SOF數據格式文件, 其它數據格式均可由該種格式轉化而成。
②Programming Object格式（.pof）:
POF格式文件用於對MAX系列器件編程配置, 也可以用於對採用EPROM配置方式的FLEX器件進行配置。POF文件也是由MAX+PLUS II軟體在編譯綜合過程中自動產生。
③十六進制格式（.hex）:
HEX格式文件是使用第三方編程硬體對並行EPROM編程的數據文件，從而可以將並行EPROM作為數據源, 用微處理器對FLEX器件進行被動串列同步（PS）配置或被動串列非同步（PSA）配置。
④ASCII碼文本格式（.ttf）:
TTF格式文件適用於被動串列同步（PS）配置和被動串列非同步（PSA）配置類型, 它在配置數據之間以逗號分隔。
編程一般會用：Verilog和VHDL兩種來完成，也用用電路直接搭的，那種比較高端，需要很豐富的設計經驗，和對數字電路的了解
⑥ 敘述EDA的FPGA/CPLD的設計流程
1.設計輸入（包括原理圖輸入和HDL文本編輯，EDA可以提供文本編輯工具）
2.綜合，將輸入的原理圖或者HDL文本根據硬體的約束條件進行編譯綜合，EDA工具提供了綜合器
3.適配，此過程ED
4.時序模擬與功能模擬，EDA工具提供模擬工具
5.編程下載，分不同的方式
6.硬體測試A工具貌似沒什麼用
⑦ 簡述基於eda軟體的fpga/cpld設計流程主要包括哪幾個步驟
1、功能定義/器件選型
一般都採用自頂向下的設計方法，把系統分成若干個基本單元，然後再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。
2、設計輸入
設計輸入是將所設計的系統或電路以開發軟體要求的某種形式表示出來，並輸入給EDA工具的過程。常用的方法有硬體描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程晶元發展的早期應用比較廣泛，它將所需的器件從元件庫中調出來，畫出原理圖。
3、功能模擬
功能模擬也稱為前模擬是在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的模擬沒有延遲信息，僅對初步的功能進行檢測。
4、綜合優化
所謂綜合就是將較高級抽象層次的描述轉化成較低層次的描述。綜合優化根據目標與要求優化所生成的邏輯連接，使層次設計平面化，供FPGA布局布線軟體進行實現。
5、綜合後模擬
綜合後模擬檢查綜合結果是否和原設計一致。在模擬時，把綜合生成的標准延時文件反標注到綜合模擬模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線後的實際情況還有一定的差距，並不十分准確。
6、實現與布局布線
布局布線可理解為利用實現工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，並產生相應文件(如配置文件與相關報告)，實現是將綜合生成的邏輯網表配置到具體的FPGA晶元上，布局布線是其中最重要的過程。
7、時序模擬
時序模擬，也稱為後模擬，是指將布局布線的延時信息反標注到設計網表中來檢測有無時序違規(即不滿足時序約束條件或器件固有的時序規則，如建立時間、保持時間等)現象。時序模擬包含的延遲信息最全，也最精確，能較好地反映晶元的實際工作情況。
8、板級模擬與驗證
板級模擬主要應用於高速電路設計中，對高速系統的信號完整性、電磁干擾等特徵進行分析，一般都以第三方工具進行模擬和驗證。
9、晶元編程與調試
設計的最後一步就是晶元編程與調試。晶元編程是指產生使用的數據文件(位數據流文件，Bitstream Generation)，然後將編程數據下載到FPGA晶元中。其中，晶元編程需要滿足一定的條件，如編程電壓、編程時序和編程演算法等方面。
⑧ Verilog 編譯過程圖解
如果是Quartus II軟體的話可以在頂層原理圖中手動挨個輸入管腳分配信息，也可以建立一個TCL文檔，把開發板的管教都放進去，然後才在TOOLS裡面有一個TCL執行選項的，直接就自動分配了，不過信號名和管教名要對應起來。如果用ACTEL的LIBERO軟體，它有一個版塊是專門用來管教分配的，也是手動分配就行的。XINLINX的暫時沒用過，抱歉。
⑨ 基於fpga/cpld的數字系統設計流程包括哪些步驟
EDA技術的設計流程：
1、設計輸入
用一定的邏輯表達手段表達出來。
2、邏輯綜合
將用一定的邏輯表達手段表達出來的設計經過一系列的操作，分解成一系列的邏輯電路及對應關系（電路分解）。
3、目標器件的適配
在選用的目標器件中建立這些基本邏輯電路的對應關系（邏輯實現）。
4、目標器件的編程/下載
將前面的軟體設計經過編程變成具體的設計系統（物理實現）。
5、模擬/硬體測試
驗證所設計的系統是否符合要求。同時，再設計過程中要進行有關「模擬」，即模擬有關設計結果，驗證是否與設計構想相符。
(9)fpga編譯的步驟擴展閱讀：
基於fpga/cpld數字系統的設計規則：
1、分割准則
（1）、分割後最底層的邏輯塊應適合用邏輯語言進行表達。
（2）、相似的功能應該設計成共享的基本模塊。
（3）、介面信號盡可能少。
（4）、同層次的模塊之間，在資源和i/o分配上，盡可能平衡，以便結構勻稱。模快的劃分和設計，盡可能做到通用性好，易於移植。
2、系統設計的可測性
具有系統的關鍵點信號，如時鍾、同步信號和狀態等信號；具有代表性的節點和線路上的信號等。
3、系統設計的重用性
（1）、設計者應該盡可能採用同步電路進行設計，系統中應該有時鍾和復位信號。
（2）、fpga/cpld的結構可以提供一定數量的片上存儲器塊。
（3）、復雜、系統級晶元需要各種標準的i/o介面。
（4）、編碼是數字系統設計者應該給予足夠重視的一項工作。
4、最優化設計
由於可編程器件的邏輯資源、連接資源和i/o資源有限，器件的速度和性能也是有限的，用器件設計系統的過程相當於求最優解的過程。
5、可靠性設計
⑩ 編寫了個FPGA程序，怎麼編譯
什麼牌子的FPGA
懂事電子設計 Vgz