verilogc語言

⑴ verilog語言與c語言的區別

Verilog和C之間的區別

1、定義：

Verilog是用於模擬電子系統的硬體描述語言（HDL），而C是允許結構化編程的通用編程語

言。因此，這是Verilog和C之間的主要區別。

2、文件擴展名：

文件擴展名是Verilog和C之間的另一個區別.Verilog文件具有.v或.vh文件擴展名，而C文件具

有.c文件擴展名。

3、用法

Verilog有助於設計和描述數字系統，而C有助於構建操作系統，資料庫，編譯器，解釋器，網

絡驅動程序等。

Verilog是一種硬體描述語言（HDL），有助於描述網路交換機，微處理漏塵者器，觸發器等數字系

統。因此，可以使用該語言描述數字系統的硬體。

C是一種支持結構化編程的高級通用編程語言。C語言的開發人員是Dennis Ritchie。它是許多

編程語言的基礎，如Python，Java等。程序返薯員可以很容易地理解C程序，但計算兄豎機不理解它

們。因此，編譯器將C源代碼轉換為等效的機器代碼。計算機了解此機器代碼，並執行程序中

定義的任務。C程序的執行速度比基於解釋器的編程語言（如PHP，Python等）更快。

⑵ FPGA的編程語言跟C語言有什麼不同

學FPGA給我最大的體會就是它的編程語言是並行執行的，不像C語言那樣一行一行的執行。verilog裡面有個always語句，所有的always語句塊全部並發執行，而always語句塊內部是逐行執行的（前提是只是用阻塞賦值）。
verilog中沒有中斷的概念，而逐行執行指令的C語言卻離不開中斷。
學習verilog必須要掌握最基本的概念，像上面的阻塞賦值等等，新手都要經歷這一關的，呵呵。
還有，verilog是始終離不開硬體，c語言中可以不限制循環次數，而verilog就不行，因為每循環一次就會增加FPGA內部資源的佔用。
最後在說一點兒，verilog中有的語句不能被綜合（Oh，什麼是綜合？，網路吧），像定義浮點的float就不可以，在編程時慎用。
好啦就說這些吧。。