verilog存儲
A. 請教verilog存儲器的讀寫
首先輸入不用設高阻 然後一般都是DSP主動操作，FPGA沒法主動往DSP里送數據，就算你送到匯流排上了，DSP也不知道要去讀，所以還是要例化一個RAM，單雙口皆可，把數據存裡面等 DSP 主動來讀的
B. verilog中怎樣對存儲器類型賦值存儲器類型可不可以綜合
不可以綜合
按一個一個單元（字）對存儲器進行賦值；或者利用$readmemb系統函數
C. verilog如何讓串口發送數據並被存儲到fifo
用verilog按照串口協議寫一個硬體模塊，再寫一個fifo控制器，就可以輸入到fifo中存儲起來。
D. verilog中字元串怎麼儲存
在Verilog HDL語言有一個特殊的運算符：位拼接運算符{}，用這個運算符可以把兩個或多個信號的某些位拼接起來進行運算操作。其使用方法如下:
即把某些倍號的某些位詳細地列出來，中間用逗號分開，最後用大括弧括起來表示一個整體信號，例如：
也可以寫成為：
在位拼接表達式中不允許存在沒有指明位數的信號。這是因為在計算拼接信號的位寬的大小時必需知道其中每個信號的位寬。
位拼接也可以用重復法來簡化表達式，如下所示：
位拼接還可以用嵌套的方式來表達，如下所示：
E. verilog存儲器
reg[8:1] Store[N];//N存儲深度
F. verilog中如何將二維存儲器轉為一維的數組並賦值，求大神幫忙！
mole pixel_interpolation(
input wire clk,
input wire rst_n,
input wire ram_cs, // Active high
input wire ram_wr_en,
input wire [2:0] ram_addr,
input wire [5:0] ram_din,
output reg [5:0] ram_dout,
output reg [35:0] ram_bits
);
parameter val_0 = 6'h11;
parameter val_1 = 6'h12;
parameter val_2 = 6'h13;
parameter val_3 = 6'h24;
parameter val_4 = 6'h25;
parameter val_5 = 6'h26;
// generate the ram memory
reg [5:0] mem [0:5];
wire ram_wr_act = ram_cs & ram_wr_en & (ram_addr<3'd6);
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin // set initial values here according to your need
mem[0] <= val_0;
mem[1] <= val_1;
mem[2] <= val_2;
mem[3] <= val_3;
mem[4] <= val_4;
mem[5] <= val_5;
end
else if(ram_wr_act ) mem[ram_addr] <= ram_din;
end
wire ram_rd_act = ram_cs & ~ram_wr_en & (ram_addr<3'd6);
always @(posedge clk or negedge rst_n) begin
if(~rst_n) ram_dout <= 6'h0;
else if( ram_rd_act) ram_dout <= mem[ram_addr];
end
// generate the ram_bits
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin // set initial values here according to your need
ram_bits[5:0] <= val_0;
ram_bits[11:6] <= val_1;
ram_bits[17:12] <= val_2;
ram_bits[23:18] <= val_3;
ram_bits[29:24] <= val_4;
ram_bits[35:30] <= val_5;
end
else if(ram_wr_act ) begin
case(ram_addr)
3'd0 : ram_bits[5:0] <= ram_din;
3'd1 : ram_bits[11:6] <= ram_din;
3'd2 : ram_bits[17:12] <= ram_din;
3'd3 : ram_bits[23:18] <= ram_din;
3'd4 : ram_bits[29:24] <= ram_din;
3'd5 : ram_bits[35:30] <= ram_din;
endcase
end
end
G. verilog 普通存儲器怎麼由地址線決定寫入或讀取任意指定的地址
首先你這個地址肯定對應的一個寄存器或者存儲器單元了，讀取的話直接將其賦值給一個變數就好了比如一個256x8bit的RAM，你取地址為128的內容的話，就直接這樣寫：variable=ram[128];如果是非阻塞賦值的話，variable
H. 求verilog語言分別編寫一個8位的ram和rom存儲器
例化一個ram，dout寬度為1，深度為4（即地址寬度為2），f接dout，{b,a}接地址線。ram裡面初始化內容為0，0，0，1。這樣，當｛b，a｝為00，01，10時，輸出0；11時輸出1，實現與的功能
I. Verilog如何存儲連續兩個輸入數據
比如你輸入的是N位，那麼定義2N寬的reg
reg [2N-1:0]shift_reg;
然後按照先後兩個時鍾次序，兩次安高和低賦值：
shift_reg[N-1:0] <= in;
和
shift_reg[2N-1:N] <= in;
J. verilog 使用存儲器時能不能直接引用某地址的某比特值
能，需要先從存儲器把該地址的數據讀出來Data，再引用數據的某比特值Data[n]，位選