存儲器的結構

❶ 什麼是存儲器的馮諾依曼結構

馮諾依曼體系是指馮諾依曼體系結構。馮諾依曼體系結構的要點是：計算機的數制採用二進制；計算機應該按照程序順序執行。人們把馮·諾伊曼的這個理論稱為馮·諾伊曼體系結構。馮諾依曼體系結構的特點：

(1)計算機處理的數據和指令一律用二進制數表示

(2)順序執行程序

計算機運行過程中，把要執行的程序和處理的數據首先存入主存儲器（內存），計算機執行程序時，將自動地並按順序從主存儲器中取出指令一條一條地執行，這一概念稱作順序執行程序。

(3)計算機硬體由運算器、控制器、存儲器、輸入設備和輸出設備五大部分組成。

(1)存儲器的結構擴展閱讀：

馮·諾依曼體系結構的要點是：計算機的數制採用二進制；計算機應該按照程序順序執行。人們把馮·諾伊曼的這個理論稱為馮·諾伊曼體系結構。

馮·諾依曼體系結構採用存儲程序方式，指令和數據不加區別混合存儲在同一個存儲器中，數據和程序在內存中是沒有區別的,它們都是內存中的數據,當EIP指針指向哪 CPU就載入那段內存中的數據,如果是不正確的指令格式,CPU就會發生錯誤中斷. 在現在CPU的保護模式中,每個內存段都有其描述符,這個描述符記錄著這個內存段的訪問許可權(可讀,可寫,可執行).這就變相的指定了哪些內存中存儲的是指令哪些是數據）

❷ 什麼是存儲器的四級存儲結構

CPU一級、二級、三級緩存+外部RAM存儲器總共是四級存儲。

CPU緩存到硬碟，一級比一級快，如果沒CPU緩存、內存，直接讓CPU讀取硬碟的話，CPU會一直等硬碟慢慢地把數據傳過來給它處理，這樣慢死了。所以先把硬碟上准備處理的數據傳到內存等待，最急著處理的就由內存傳到CPU緩存里，CPU可以以最高的速度讀取要處理的數據。

(2)存儲器的結構擴展閱讀

目前，快閃記憶體陣列已經逐漸普及，新埠的固態硬碟、NVMe網路架構，使存儲系統的性能有了大幅提升。未來，隨著新技術帶來的存儲效率大幅提升，將有越來越多的企業選擇快閃記憶體陣列來滿足數據實時性應用需求。

高效、易於擴展的分布式平台引領存儲架構新趨勢。分布式存儲系統採用可擴展的架構，不僅能提高存儲的效率和數據的安全性，還可以進行性能和容量的橫向擴展，解決大規模、高並發場景下的存儲訪問問題。

❸ 存儲結構的儲存器方面的儲存結構

儲存系統的層次結構為了解決存儲器速度與價格之間的矛盾，出現了存儲器的層次結構。 在某一段時間內，CPU頻繁訪問某一局部的存儲器區域，而對此范圍外的地址則較少訪問的現象就是
程序的局部性原理。層次結構是基於程序的局部性原理的。對大量典型程序運行情況的統計分析得出的結論是：CPU對某些地址的訪問在短時間間隔內出現集中分布的傾向。這有利於對存儲器實現層次結構。 目前，大多採用三級存儲結構。
即：Cache-主存-輔存，如下圖：
3、多級存儲系統的性能
考慮由Cache和主存構成的兩級存儲系統，其性能主要取決於Cache和貯存的存取周期以及訪問它們的
次數。（存取周期為: Tc,Tm ;訪問次數為: Nc,Nm）
（1）Cache的命中率 H= Nc / (Nc+Nm)
（2）CPU訪存的平均時間 Ta= H * Tc+ (1-H) Tm
Cache-主存系統的效率
e= Tc / Ta
=1/H+(1-H)Tm/Tc
根據統計分析：Cache的命中率可以達到90%~98%
當Cache的容量為：32KB時，命中率為86%
64KB時，命中率為92%
128KB時，命中率為95%
256KB時，命中率為98%

❹ 存儲器組織結構是指什麼

存儲器構造 存儲器就是用來存放數據的地方。它是利用電平的高低來存放數據的，也就是說，它存放的實際上是電平的高、低，而不是我們所習慣認為的1234這樣的數字，這樣，我們的一個謎團就解開了，計算機也沒什麼神秘。

單片機裡面都有這樣的存儲器，這是一個存儲器的示意圖：一個存儲器就象一個個的小抽屜，一個小抽屜里有八個小格子，每個小格子就是用來存放「電荷」的，電荷通過與它相連的電線傳進來或釋放掉，至於電荷在小格子里是怎樣存的，就不用我們操心了，你能把電線想像成水管，小格子里的電荷就象是水，那就好理解了。存儲器中的每個小抽屜就是一個放數據的地方，我們稱之為一個「單元」。

有了這么一個構造，我們就能開始存放數據了，想要放進一個數據12，也就是00001100，我們只要把第二號和第三號小格子里存滿電荷，而其它小格子里的電荷給放掉就行了（看圖3）。可是問題出來了，看圖2，一個存儲器有好多單元，線是並聯的，在放入電荷的時候，會將電荷放入所有的單元中，而釋放電荷的時候，會把每個單元中的電荷都放掉，這樣的話，不管存儲器有多少個單元，都只能放同一個數，這當然不是我們所希望的，因此，要在結構上稍作變化，看圖2，在每個單元上有個控制線，我想要把數據放進哪個單元，就給一個信號這個單元的控制線，這個控制線就把開關打開，這樣電荷就能自由流動了，而其它單元控制線上沒有信號，所以開關不打開，不會受到影響，這樣，只要控制不一樣單元的控制線，就能向各單元寫入不一樣的數據了，同樣，如果要某個單元中取數據，也只要打開對應的控制開關就行了。

❺ 存儲器的層次體系結構是什麼樣的

各存儲器之間的關系
按照與CPU的接近程度，存儲器分為內存儲器與外存儲器，簡稱內存與外存。內存儲器又常稱為主存儲器（簡稱主存），屬於主機的組成部分；外存儲器又常稱為輔助存儲器（簡稱輔存），屬於外部設備。CPU不能像訪問內存那樣，直接訪問外存，外存要與CPU或I/O設備進行數據傳輸，必須通過內存進行。在80386以上的高檔微機中，還配置了高速緩沖存儲器（cache），這時內存包括主存與高速緩存兩部分。對於低檔微機，主存即為內存。

把存儲器分為幾個層次主要基於下述原因：


半導體存儲器
1、合理解決速度與成本的矛盾，以得到較高的性能價格比。半導體存儲器速度快，但價格高，容量不宜做得很大，因此僅用作與CPU頻繁交流信息的內存儲器。磁碟存儲器價格較便宜，可以把容量做得很大，但存取速度較慢，因此用作存取次數較少，且需存放大量程序、原始數據（許多程序和數據是暫時不參加運算的）和運行結果的外存儲器。計算機在執行某項任務時，僅將與此有關的程序和原始數據從磁碟上調入容量較小的內存，通過CPU與內存進行高速的數據處理，然後將最終結果通過內存再寫入磁碟。這樣的配置價格適中，綜合存取速度則較快。


存儲器晶元
為解決高速的CPU與速度相對較慢的主存的矛盾，還可使用高速緩存。它採用速度很快、價格更高的半導體靜態存儲器，甚至與微處理器做在一起，存放當前使用最頻繁的指令和數據。當CPU從內存中讀取指令與數據時，將同時訪問高速緩存與主存。如果所需內容在高速緩存中，就能立即獲取；如沒有，再從主存中讀取。高速緩存中的內容是根據實際情況及時更換的。這樣，通過增加少量成本即可獲得很高的速度。

2、使用磁碟作為外存，不僅價格便宜，可以把存儲容量做得很大，而且在斷電時它所存放的信息也不丟失，可以長久保存，且復制、攜帶都很方便。

❻ 存儲器的原理是什麼

存儲器講述工作原理及作用

介紹

存儲器(Memory)是現代信息技術中用於保存信息的記憶設備。其概念很廣，有很多層次，在數字系統中，只要能保存二進制數據的都可以是存儲器;在集成電路中，一個沒有實物形式的具有存儲功能的電路也叫存儲器，如RAM、FIFO等;在系統中，具有實物形式的存儲設備也叫存儲器，如內存條、TF卡等。計算機中全部信息，包括輸入的原始數據、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。它根據控制器指定的位置存入和取出信息。有了存儲器，計算機才有記憶功能，才能保證正常工作。計算機中的存儲器按用途存儲器可分為主存儲器(內存)和輔助存儲器(外存),也有分為外部存儲器和內部存儲器的分類方法。外存通常是磁性介質或光碟等，能長期保存信息。內存指主板上的存儲部件，用來存放當前正在執行的數據和程序，但僅用於暫時存放程序和數據，關閉電源或斷電，數據會丟失。

2.按存取方式分類

(1)隨機存儲器(RAM)：如果存儲器中任何存儲單元的內容都能被隨機存取，且存取時間與存儲單元的物理位置無關，則這種存儲器稱為隨機存儲器(RAM)。RAM主要用來存放各種輸入/輸出的程序、數據、中間運算結果以及存放與外界交換的信息和做堆棧用。隨機存儲器主要充當高速緩沖存儲器和主存儲器。

(2)串列訪問存儲器(SAS)：如果存儲器只能按某種順序來存取，也就是說，存取時間與存儲單元的物理位置有關，則這種存儲器稱為串列訪問存儲器。串列存儲器又可分為順序存取存儲器(SAM)和直接存取存儲器(DAM)。順序存取存儲器是完全的串列訪問存儲器，如磁帶，信息以順序的方式從存儲介質的始端開始寫入(或讀出);直接存取存儲器是部分串列訪問存儲器，如磁碟存儲器，它介於順序存取和隨機存取之間。

(3)只讀存儲器(ROM)：只讀存儲器是一種對其內容只能讀不能寫入的存儲器，即預先一次寫入的存儲器。通常用來存放固定不變的信息。如經常用作微程序控制存儲器。目前已有可重寫的只讀存儲器。常見的有掩模ROM(MROM)，可擦除可編程ROM(EPROM)，電可擦除可編程ROM(EEPROM).ROM的電路比RAM的簡單、集成度高，成本低，且是一種非易失性存儲器，計算機常把一些管理、監控程序、成熟的用戶程序放在ROM中。

3.按信息的可保存性分類

非永久記憶的存儲器：斷電後信息就消失的存儲器，如半導體讀/寫存儲器RAM。

永久性記憶的存儲器：斷電後仍能保存信息的存儲器，如磁性材料做成的存儲器以及半導體ROM。

4.按在計算機系統中的作用分

根據存儲器在計算機系統中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常採用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。

能力影響

從寫命令轉換到讀命令，在某個時間訪問某個地址，以及刷新數據等操作都要求數據匯流排在一定時間內保持休止狀態，這樣就不能充分利用存儲器通道。此外，寬並行匯流排和DRAM內核預取都經常導致不必要的大數據量存取。在指定的時間段內，存儲器控制器能存取的有用數據稱為有效數據速率，這很大程度上取決於系統的特定應用。有效數據速率隨著時間而變化，常低於峰值數據速率。在某些系統中，有效數據速率可下降到峰值速率的10%以下。

通常，這些系統受益於那些能產生更高有效數據速率的存儲器技術的變化。在CPU方面存在類似的現象，最近幾年諸如AMD和 TRANSMETA等公司已經指出，在測量基於CPU的系統的性能時，時鍾頻率不是唯一的要素。存儲器技術已經很成熟，峰值速率和有效數據速率或許並不比以前匹配的更好。盡管峰值速率依然是存儲器技術最重要的參數之一，但其他結構參數也可以極大地影響存儲器系統的性能。

影響有效數據速率的參數

有幾類影響有效數據速率的參數，其一是導致數據匯流排進入若干周期的停止狀態。在這類參數中，匯流排轉換、行周期時間、CAS延時以及RAS到CAS的延時(tRCD)引發系統結構中的大部分延遲問題。

匯流排轉換本身會在數據通道上產生非常長的停止時間。以GDDR3系統為例，該系統對存儲器的開放頁不斷寫入數據。在這期間，存儲器系統的有效數據速率與其峰值速率相當。不過，假設100個時鍾周期中，存儲器控制器從讀轉換到寫。由於這個轉換需要6個時鍾周期，有效的數據速率下降到峰值速率的 94%。在這100個時鍾周期中，如果存儲器控制器將匯流排從寫轉換到讀的話，將會丟失更多的時鍾周期。這種存儲器技術在從寫轉換到讀時需要15個空閑周期，這會將有效數據速率進一步降低到峰值速率的79%。表1顯示出針幾種高性能存儲器技術類似的計算結果。

顯然，所有的存儲器技術並不相同。需要很多匯流排轉換的系統設計師可以選用諸如XDR、RDRAM或者DDR2這些更高效的技術來提升性能。另一方面，如果系統能將處理事務分組成非常長的讀寫序列，那麼匯流排轉換對有效帶寬的影響最小。不過，其他的增加延遲現象，例如庫(bank)沖突會降低有效帶寬，對性能產生負面影響。

DRAM技術要求庫的頁或行在存取之前開放。一旦開放，在一個最小周期時間，即行周期時間(tRC)結束之前，同一個庫中的不同頁不能開放。對存儲器開放庫的不同頁存取被稱為分頁遺漏，這會導致與任何tRC間隔未滿足部分相關的延遲。對於還沒有開放足夠周期以滿足tRC間隙的庫而言，分頁遺漏被稱為庫沖突。而tRC決定了庫沖突延遲時間的長短，在給定的DRAM上可用的庫數量直接影響庫沖突產生的頻率。

大多數存儲器技術有4個或者8個庫，在數十個時鍾周期具有tRC值。在隨機負載情況下，那些具有8個庫的內核比具有4個庫的內核所發生的庫沖突更少。盡管tRC與庫數量之間的相互影響很復雜，但是其累計影響可用多種方法量化。

存儲器讀事務處理

考慮三種簡單的存儲器讀事務處理情況。第一種情況，存儲器控制器發出每個事務處理，該事務處理與前一個事務處理產生一個庫沖突。控制器必須在打開一個頁和打開後續頁之間等待一個tRC時間，這樣增加了與頁循環相關的最大延遲時間。在這種情況下的有效數據速率很大程度上決定於I/O，並主要受限於DRAM內核電路。最大的庫沖突頻率將有效帶寬削減到當前最高端存儲器技術峰值的20%到30%。

在第二種情況下，每個事務處理都以隨機產生的地址為目標。此時，產生庫沖突的機會取決於很多因素，包括tRC和存儲器內核中庫數量之間的相互作用。tRC值越小，開放頁循環地越快，導致庫沖突的損失越小。此外，存儲器技術具有的庫越多，隨機地址存取庫沖突的機率就越小。

第三種情況，每個事務處理就是一次頁命中，在開放頁中定址不同的列地址。控制器不必訪問關閉頁，允許完全利用匯流排，這樣就得到一種理想的情況，即有效數據速率等於峰值速率。

第一種和第三種情況都涉及到簡單的計算，隨機情況受其他的特性影響，這些特性沒有包括在DRAM或者存儲器介面中。存儲器控制器仲裁和排隊會極大地改善庫沖突頻率，因為更有可能出現不產生沖突的事務處理，而不是那些導致庫沖突的事務處理。

然而，增加存儲器隊列深度未必增加不同存儲器技術之間的相對有效數據速率。例如，即使增加存儲器控制隊列深度，XDR的有效數據速率也比 GDDR3高20%。存在這種增量主要是因為XDR具有更高的庫數量以及更低的tRC值。一般而言，更短的tRC間隔、更多的庫數量以及更大的控制器隊列能產生更高的有效帶寬。

實際上，很多效率限制現象是與行存取粒度相關的問題。tRC約束本質上要求存儲器控制器從新開放的行中存取一定量的數據，以確保數據管線保持充滿。事實上，為保持數據匯流排無中斷地運行，在開放一個行之後，只須讀取很少量的數據，即使不需要額外的數據。

另外一種減少存儲器系統有效帶寬的主要特性被歸類到列存取粒度范疇，它規定了每次讀寫操作必須傳輸的數據量。與之相反，行存取粒度規定每個行激活(一般指每個RAS的CAS操作)需要多少單獨的讀寫操作。列存取粒度對有效數據速率具有不易於量化的巨大影響。因為它規定一個讀或寫操作中需要傳輸的最小數據量，列存取粒度給那些一次只需要很少數據量的系統帶來了問題。例如，一個需要來自兩列各8位元組的16位元組存取粒度系統，必須讀取總共32位元組以存取兩個位置。因為只需要32個位元組中的16個位元組，系統的有效數據速率降低到峰值速率的50%。匯流排帶寬和脈沖時間長度這兩個結構參數規定了存儲器系統的存取粒度。

匯流排帶寬是指連接存儲器控制器和存儲器件之間的數據線數量。它設定最小的存取粒度，因為對於一個指定的存儲器事務處理，每條數據線必須至少傳遞一個數據位。而脈沖時間長度則規定對於指定的事務處理，每條數據線必須傳遞的位數量。每個事務處理中的每條數據線只傳一個數據位的存儲技術，其脈沖時間長度為1。總的列存取粒度很簡單：列存取粒度=匯流排寬度×脈沖時間長度。

很多系統架構僅僅通過增加DRAM器件和存儲匯流排帶寬就能增加存儲系統的可用帶寬。畢竟，如果4個400MHz數據速率的連接可實現 1.6GHz的總峰值帶寬，那麼8個連接將得到3.2GHz。增加一個DRAM器件，電路板上的連線以及ASIC的管腳就會增多，總峰值帶寬相應地倍增。

首要的是，架構師希望完全利用峰值帶寬，這已經達到他們通過物理設計存儲器匯流排所能達到的最大值。具有256位甚或512位存儲匯流排的圖形控制器已並不鮮見，這種控制器需要1,000個，甚至更多的管腳。封裝設計師、ASIC底層規劃工程師以及電路板設計工程師不能找到採用便宜的、商業上可行的方法來對這么多信號進行布線的矽片區域。僅僅增加匯流排寬度來獲得更高的峰值數據速率，會導致因為列存取粒度限制而降低有效帶寬。

假設某個特定存儲技術的脈沖時間長度等於1，對於一個存儲器處理，512位寬系統的存取粒度為512位(或者64位元組)。如果控制器只需要一小段數據，那麼剩下的數據就被浪費掉，這就降低了系統的有效數據速率。例如，只需要存儲系統32位元組數據的控制器將浪費剩餘的32位元組，進而導致有效的數據速率等於50%的峰值速率。這些計算都假定脈沖時間長度為1。隨著存儲器介面數據速率增加的趨勢，大多數新技術的最低脈沖時間長度都大於1。

選擇技巧

存儲器的類型將決定整個嵌入式系統的操作和性能，因此存儲器的選擇是一個非常重要的決策。無論系統是採用電池供電還是由市電供電，應用需求將決定存儲器的類型(易失性或非易失性)以及使用目的(存儲代碼、數據或者兩者兼有)。另外，在選擇過程中，存儲器的尺寸和成本也是需要考慮的重要因素。對於較小的系統，微控制器自帶的存儲器就有可能滿足系統要求，而較大的系統可能要求增加外部存儲器。為嵌入式系統選擇存儲器類型時，需要考慮一些設計參數，包括微控制器的選擇、電壓范圍、電池壽命、讀寫速度、存儲器尺寸、存儲器的特性、擦除/寫入的耐久性以及系統總成本。

選擇存儲器時應遵循的基本原則

1、內部存儲器與外部存儲器

一般情況下，當確定了存儲程序代碼和數據所需要的存儲空間之後，設計工程師將決定是採用內部存儲器還是外部存儲器。通常情況下，內部存儲器的性價比最高但靈活性最低，因此設計工程師必須確定對存儲的需求將來是否會增長，以及是否有某種途徑可以升級到代碼空間更大的微控制器。基於成本考慮，人們通常選擇能滿足應用要求的存儲器容量最小的微控制器，因此在預測代碼規模的時候要必須特別小心，因為代碼規模增大可能要求更換微控制器。目前市場上存在各種規模的外部存儲器器件，我們很容易通過增加存儲器來適應代碼規模的增加。有時這意味著以封裝尺寸相同但容量更大的存儲器替代現有的存儲器，或者在匯流排上增加存儲器。即使微控制器帶有內部存儲器，也可以通過增加外部串列EEPROM或快閃記憶體來滿足系統對非易失性存儲器的需求。

2、引導存儲器

在較大的微控制器系統或基於處理器的系統中，設計工程師可以利用引導代碼進行初始化。應用本身通常決定了是否需要引導代碼，以及是否需要專門的引導存儲器。例如，如果沒有外部的定址匯流排或串列引導介面，通常使用內部存儲器，而不需要專門的引導器件。但在一些沒有內部程序存儲器的系統中，初始化是操作代碼的一部分，因此所有代碼都將駐留在同一個外部程序存儲器中。某些微控制器既有內部存儲器也有外部定址匯流排，在這種情況下，引導代碼將駐留在內部存儲器中，而操作代碼在外部存儲器中。這很可能是最安全的方法，因為改變操作代碼時不會出現意外地修改引導代碼。在所有情況下，引導存儲器都必須是非易失性存儲器。

可以使用任何類型的存儲器來滿足嵌入式系統的要求，但終端應用和總成本要求通常是影響我們做出決策的主要因素。有時，把幾個類型的存儲器結合起來使用能更好地滿足應用系統的要求。例如，一些PDA設計同時使用易失性存儲器和非易失性存儲器作為程序存儲器和數據存儲器。把永久的程序保存在非易失性ROM中，而把由用戶下載的程序和數據存儲在有電池支持的易失性DRAM中。不管選擇哪種存儲器類型，在確定將被用於最終應用系統的存儲器之前，設計工程師必須仔細折中考慮各種設計因素。

❼ 存儲器由哪幾部分組成，如何使用

存儲器由存儲體、地址解碼器和控制電路組成。

1)存儲體是存儲數據信息的載體。由一系列存儲單元組成，每個存儲單元都有確定的地址。存儲單元通常按位元組編址，一個存儲單元為一個位元組，每個位元組能存放一個8位二進制數。就像一個大倉庫，分成許多房間，大倉庫相當於存儲體，房間相當於位元組，房間都有編號，編號就是地址。

2)地址解碼器將CPU發出的地址信號轉換為對存儲體中某一存儲單元的選通信號。相當於CPU給出地址，地址解碼器找出相應地址房間的鑰匙。通常地址是8位或1 6位，輸入到地址解碼器，產生相應的選通線，8位地址能產生28=256根選通線，即能選通256位元組。16位地址能產生216=65536=64K根選通線，即能選通64K位元組。當然要產生65536根選通線是很難想像的，實際上它是分成256根行線和256根列線，256 X 256=65536，合起來能選通65536個存儲單元。

3)存儲器控制電路包括片選控制、讀／寫控制和帶三態門的輸入／輸出緩沖電路。

①片選控制確定存儲器晶元是否工作。

②讀/寫控制確定數據傳輸方向；若是讀指令，則將已被選通的存儲單元中的內容傳送到數據匯流排上；若是寫指令，則將數據匯流排上的數據傳送到已被選通的存儲單元中。

③帶三態門的輸入/輸出緩沖電路用於數據緩沖和防止匯流排上數據競爭。數據匯流排相當於一條車流頻繁的大馬路，必須在綠燈條件下，車輛才能進入這條大馬路，否則要撞車發生交通事故。同理，存儲器的輸出端是連接在數據匯流排上的，存儲器中的數據是不能隨意傳送到數據匯流排上的。例如，若數據匯流排上的數據是「1」(高電平5V)，存儲器中的數據是「0」(低電平OV)，兩種數據若碰到一起就會發生短路而損壞單片機。因此，存儲器輸出埠不僅能呈現「1」和「O」兩種狀態，還應具有第三種狀態「高阻"態。呈「高阻"態時，它們的輸出埠相當於斷開，對數據匯流排不起作用，此時數據匯流排可被其他器件佔用。當其他器件呈「高阻"態時，存儲器在片選允許和輸出允許的條件下，才能將自己的數據輸出到數據匯流排上。

單片機學習需要理論結合實際，最好有自己的單片機開發板輔助，看視頻教程，目前主流的有吳鑒鷹單片機開發板

❽ 簡述51系列單片機存儲器的結構

單片機在物理結構上有四個存儲空間: 1、片內程序存儲器 2、片外程序存儲器 3、片內數據存儲器 4、片外數據存儲器
詳見：http://wenku..com/link?url=-kTmUYm2-a2h11JvRl5z-

❾ 什麼是存儲器的分層結構

存儲器的分層結構是指微機的存儲器系統由寄存器、Cache、主存儲器、磁碟、光碟等多個層次由上至下排列組成。分層結構的頂端，存儲訪問速度最快，單位價格最高，存儲容量最小。自上而下速度越來越低，而容量越來越大，單位價格越來越低。