存儲器與cpu的連接圖

❶ 某計算機系統地址線16位，數據線8位，訪存控制信號MREQ非，讀寫控制R/W。現採用4K*4存儲晶元，

可以大概的跟你說：

1）用4K*4組成16K*8存儲器，即16K位元組，需要8片，分四組，每組由兩片才能組成一個8位的數據，則每組4K位元組，四組就16K位元組；

2）存儲晶元的數據線連接，每組有4K*4存儲晶元兩片，『8位數據匯流排』的低四位（D0~D3）接一晶元的對應數據位，高四位（D4~D7）接另一晶元的對應數據位；

3）存儲晶元的地址線連接，8個晶元的地址線都對應地並接到『16位地址匯流排』的低12位上（A11~A0）；

4）讀寫控制R/W，所有8片的R/W，並聯在一起，一同連接到CPU的R/W端；

5）片選信號：每組晶元的片選信號並聯在一起，一同連接到74LS138解碼器的對應輸出端，共4個信號端；

6）訪存控制信號MREQ，直接連接到74LS138解碼器的其中一個低電平選通端；

7）74LS138解碼器---片選信號的產生，『16位地址匯流排』的A15直接連接到74LS138解碼器的高電平選通端，A14、A13、A12分別連接到74LS138解碼器的C、B、A端，則輸出的信號，分別取Y2、Y3、Y4、Y5作為片選信號，並分別連接到四組存儲晶元的片選信號輸入端；

8）存儲器與CPU的連接圖，除了解碼電路，其餘的就是地址匯流排、數據匯流排、控制匯流排了。

也該自己動手畫畫了。

❷ 存儲器與cpu的連接圖

ROM是一種半導體內存，其特性是一旦儲存資料就無法再將之改變或刪除。通常用在不需經常變更資料的電子或電腦系統中，資料並且不會因為電源關閉而消失。例如早期的個人電腦如Apple II或IBM PC XT/AT的開機程序（操作系統）或是其他各種微電腦系統中的軔體（Firmware）。 只能讀出事先所存數據的固態半導體存儲器。英文簡稱ROM。ROM所存數據，一般是裝入整機前事先寫好的，整機工作過程中只能讀出，而不像隨機存儲器那樣能快速地、方便地加以改寫。ROM所存數據穩定 ，斷電後所存數據也不會改變；其結構較簡單，讀出較方便，因而常用於存儲各種固定程序和數據。除少數品種的只讀存儲器（如字元發生器）可以通用之外，不同用戶所需只讀存儲器的內容不同。為便於使 用和大批 量 生產 ，進一步發展了可編程只讀存儲器（PROM）、可擦可編程序只讀存儲器（EPROM）和電可擦可編程只讀存儲器（EEPROM）。EPROM需用紫外光長時間照射才能擦除，使用很不方便。20世紀 80 年代制出的 EEPROM ，克服了EPROM的不足，但集成度不高 ，價格較貴。於是又開發出一種新型的存儲單元結構同 EPROM 相似的快閃記憶體 。其集成度高、功耗低 、體積小 ，又能在線快速擦除 ，因而獲得飛速發展，並有可能取代現行的硬碟和軟盤而成為主要的大容量存儲媒體。大部分只讀存儲器用金屬-氧化物-半導體（MOS）場效應管製成。

❸ cpu的基本結構及其工作原理

1、CPU的外形及結構
CPU是整個計算機系統的核心部件，外部結構如下圖所示。CPU看上去非常簡單，是一個矩形片狀物體。其中間凸起部分是CPU核心，它一般是一片指甲大小的、薄薄的硅晶片，在這塊小小的矽片上，密布著數以千萬計的晶體管，它們相互配合協調，完成各種復雜的運算和操作。為幫助散熱，一般在CPU的核心上都加裝一個金屬封裝殼，金屬封裝殼周圍是CPU基板，它將CPU內部的信號引接到CPU針腳上。基板的背面有許多密密麻麻的鍍金針腳，它是CPU與外部電路連接的通道。

2、CPU的組成部分
CPU內部主要由運算器、控制器和寄存器組組成，如下圖所示。

運算器用來對數據進行各種算術運算和邏輯運算。控制器是CPU的指揮中心，它能對計算機指令進行分析，產生各種控制型信號。寄存器組用來臨時存放參加運算的數據和計算的中間結果。
3、CPU的工作原理
CPU的工作原理就像一個工廠對產品的加工過程：進人工廠的原料（程序指令），經過物資部門（控制器）的調度分配，被送往生產線（運算器），生產出成品（寄存器組）後，再存儲在倉庫（內存）中，最後等著拿到市場上去賣（交由應用程序使用）。這個過程看起來相當長，實際上只是一瞬間發生的事情。也可以這樣理解CPU只執行三種基本的操作，分別是讀出數據、處理數據和往內存寫數據。
現在，主流CPU還是Intel和AMD兩家的天下。無論是高端還是低端，兩大品牌都有著全線的產品。具體型號及產品可自行網路，這里不做過多介紹。

4、CPU常用術語
4.1．主頻
衡量CPU速度快慢的一個重要指標就是CPU的工作頻率，也叫做CPU的主頻，主頻亦稱為內頻。主頻就是CPU的時鍾頻率，它控制著CPU工作節拍，主頻越高，CPU工作節拍就越快，運算速度也就越高。主頻通常用一秒鍾內處理器所能發出電子脈沖數來測定，計量單位一般為MHz或GHz。目前P4的主頻達3GHz以上，IBM公司已研製出速度高達110GHz。
4.2．外頻
CPU跟外部（即系統匯流排）接觸溝通的頻率稱為外頻。外頻是由主板提供，CPU以這個頻率跟系統其他的配件進行溝通，因此，外頻亦稱為系統匯流排頻率或前端匯流排速度（FSB）。早期CPU內部與外部的工作頻率都相同，後來主頻要比外頻快。現在PⅢ的外頻為133 MHz，P4的外頻可採用高達800MHz的外頻。
4.3．倍頻
CPU的倍頻，即倍頻系數。它足指CPU主頻和外頻之間存在著一個比值關系，這個比值就是倍頻系數。所以，主頻和外頻、倍頻三者的關系是：主頻=外頻×倍頻
4.4．超頻
外頻和倍頻都可以根據CPU參數通過主板跳線或程序來設置，從而設定CPU主頻。通過適當提高外頻或倍頻，有些CPU的主頻可以超過它的標稱工作頻率，這就是習慣上稱的「超頻」。超頻可以在一定程度上提高系統的性能，但是超頻會導致CPU的功耗增加，使CPU工作溫度升高，甚至損壞CPU。
4.5．一級緩存（L1 Cache）
一級緩存也稱L1高速緩存，它封裝在CPU晶元內部的高速緩存，用於暫時存儲CPU運算時的部分指令和數據，存取速度與CPU主頻相近。內置的L1高速緩存的容量和結構對CPU的性能影響較大，一級緩存容量越大，則CPU處理速度就會越快，對應的CPU價格也就越高。
4.6．二級緩存（L2 Cache）
二級緩存亦稱L2高速緩存，指CPU外部的高速緩存。像一級緩存一樣，二級緩存越大，則CPU處理速度就越快，整台計算機性能也就越好。一級緩存和二級緩存都位於CPU和內存之間，用於緩解高速CPU與慢速內存速度匹配問題。
4.7、超線程技術
超線程技術是Intel的創新設計，就是在一個處理器中放人兩個邏輯處理單元，讓多線程的應用程序能夠並行處理多項任務，提高CPU的運行效率。

❹ 用 4 片存儲器 SRAM6264 晶元構成與 CPU 系統連接，設計出存儲器與系統連接圖

1）CPU可訪問的最大存儲空間看地址位數地址匯流排18條故2^18 2）CPU可提供數據匯流排8條存儲空間為16KB故要拼湊一個16K*8--->（16K*8）/（4K×4 ）=8 3）要求用138解碼器實現地址解碼應該就是3-8解碼器那麼有3根地址線做解碼輸入。

❺ 存儲器分為哪幾類CPU如何訪問它們試畫出存儲器層次圖

存儲系統可分為內存和外存兩大類。內存是直接受CPU控制與管理的並只能暫存數據信息的存儲器，外存可以永久性保存信息的存儲器。存於外存中的程序必須調入內存才能運行，內存是計算機工作的舞台。內存與外存的區別是：內存只能暫存數據信息，外存可以永久性保存數據信息；外存不受CPU控制，但外存必須藉助內存才能與CPU交換數據信息；內存的訪問速度快，外存的訪問速度慢。
內存可分為：RAM與ROM。RAM的特點是：可讀可寫，但斷電信息丟失。ROM用於存儲BIOS。
外存有：磁碟（軟盤和硬碟）、光碟、U盤（電子盤）

❻ cpu與存儲器的連接圖怎麼畫

第一步：將16進制的地址碼轉換為2進制地址碼，確定其總容量

系統程序區：6000H~67FFH
6000：0110 0000 0000 0000
67FF：0110 0111 1111 1111
因為有16根地址線，所以排列為A0~A15

A15

A14

A13

A12

A11

A10

A9

A8

0 1 1 0 0 0 0 0

0 1 1 0 0 1 1 1

（後面的用不到了，做題的時候表格要體現<最好是全部都寫出>）
同理用戶程序區：6800H~6BFFH

A15

A14

A13

A12

A11

A10

A9

A8

0 1 1 0 1 0 0 0

0 1 1 0 1 0 1 1

第二步：選擇合適的晶元

RAM用來存儲當前運行的程序和數據，並可以在程序運行中反復的更改其內容，所以用戶程序一般選用RAM晶元，而ROM基本上存儲不變或基本不變的程序和數據，所以系統程序一般選用ROM晶元。
接下來就是選擇晶元大小的問題
系統程序區：A0~A10編碼從全0變為全1，一共11根地址線，也就是2k，8根數據線，系統程序區總容量2k x 8位，所以我們就選取一片2k x 8位的ROM晶元
用戶程序區：A0~A9編碼從全0變為全1，一共10根地址線，也就是1k，8根數據線，用戶程序區總容量為1k x 8位，但根據題干未給出1k x 8位的RAM晶元，此時我們需要進行位擴展（如果對於字擴展和位擴展不熟悉，就去找一下其他博客了解一下吧，或者評論我也可以），我們就選取2片1k x 4位的RAM晶元。

第三步：分配地址線畫圖

說明：
A0~A10接2k x 8位的ROM
A0~A9分別接1k x 4位的RAM
A11~A15作為片選線

38解碼器：A11、A12、A13分別連接A、B、C
G1 高電平(A14根據那個表可以看到始終為1->高電平)
G2A、G2B需要高電平工作（A15始終為高電平，但是連接的位置注意有個小圈圈哦–取反的是意思MREQ低電平有效）

輸出Y4、Y5（這個需要看連接A、B、C的A11、A12、A13的編碼，將其三位二進制轉換為十進制就是其下標）

就像這樣，當然你需要去看大量的題來看不同的38解碼器的連接情況。

❼ 26．設有計算機的CPU數據通路及其與存儲器的連接結構如下圖所示，其中，R0～R3為通用寄存器，IR為指令寄存

PC->MAR;
PC+1->PC;
M->MDR->IR;
R1->MAR;
M->MDR->C;
C+R3->R3;

❽ 如何解決存儲器和CPU之間的時序配合問題，述說其詳細過程

http://blog.21ic.com/user1/3794/archives/2007/40244.html
分享】存儲器與CPU的連接2007-7-19 16:46:00
存儲器與CPU的連接
存儲器與CPU或系統匯流排的連接，這個題目很大。注意到以位元組為單位組織的存儲器是16位寬度、乃至32位寬度的存儲器的基礎，本著由易到難、由淺入深的原則，這里先考慮以位元組為單位組織的存儲器與8位CPU的連接，在下一節介紹16位寬度的存儲器與16位CPU(以8086為例)的連接，在後面的章節再討論32位CPU(以80386為例)的存儲器組織。
在考慮存儲晶元類型時，也是先考慮與CPU連接較為方便的SRAM和ROM，然後再指出DRAM與CPU連接時要特別考慮的地方。
在存儲器與CPU連接時一般要考慮以下幾個問題：
·CPU匯流排的負載能力。
·CPU與存儲器速度的配合問題。
·存儲器的地址空間分配。
·讀／寫控制信號的連接。
·數據線的連接。
·地址線的連接與存儲晶元片選信號的產生。
1．CPU匯流排的負載能力
CPU匯流排的驅動能力有限，通常為一到數個，TTL負載，因此，在較大的系統中需要考慮匯流排驅動。一般做法是，對單向傳送的地址和控制匯流排，可採用三態鎖存器(如74LS373、8282等)和三態單向驅動器(如74LS244)等來加以鎖存和驅動；對雙向傳送的數據匯流排，可採用三態雙向驅動器(如74LS245、8286等)來加以驅動。三態雙向驅動器也稱匯流排收發器或數據收發器。
2．CPU與存儲器速度的配合問題
每一種存儲晶元都有自己固有的時序特性，這在前面已多次講到。在和cPu相連時必須處理好時序的配合問題。處理這個問題應以CPU的時序為基準，從CPU的角度提要求。
例如，存儲晶元讀取時間應小於CPU從發出地址到要求數據穩定的時間間隔；存儲晶元從片選有效到輸出穩定的時間應小於系統自片選有效到cPu要求數據穩定的時間間隔。如果沒有滿足要求的存儲晶元，或者出於價格因素而選用速度較慢的存儲晶元時，則應提供外部電路，以產生READY信號，迫使CPU插入等待時鍾Tw。看一個具體的例子，2114-2的讀取時間最大為200 ns，而cPu要求的從地址有效到數據穩定的時間間隔為150 ns，則不能使用2114—2，可選用比它快的晶元。如果出於價格因素，一定要用2114—2，則需要設計READY產生電路，以便插入Tw。
3．存儲器的地址空間分配
內存通常分為RAM和ROM兩大部分，而RAM又分為操作系統佔用區和用戶區。另外，目前生產的存儲器晶元，單片的容量仍然是有限的，即它的定址空間是有限的，一般要由若干晶元組成一個存儲器。所以，在和CPU連接時需進行存儲器的地址空間分配，即需要事先確定每個晶元(或由「×l位」或「×4位」晶元組成的晶元組)所佔用的地址空間。
4．讀／寫控制信號的連接
總的原則是CPU的讀／寫控制信號分別和存儲器晶元的讀／寫信號輸入端相連。實際上，一般存儲器晶元沒有讀輸入端，是用寫無效時的片選信號兼作讀信號。有的存儲器晶元設有輸出允許()引腳，一般將該引腳和CPU的讀信號相連，以便該片被選中且讀信號有效時將片內數據輸出三態門打開。對於不需要在線編程的ROM晶元，不存在寫信號的連接。

5．數據線的連接
這個問題與存儲器的讀／寫寬度有關，而存儲器讀／寫的最大寬度一般為CPU對外數據匯流排的位數。在考慮存儲器與CPU的數據線連接時，總的原則是：如果選用晶元的晶元字和所要設計的存儲器的讀／寫寬度相同，則直接將它的數據線分別和CPU的數據線相連；如果晶元字的位數小於所要設計的存儲器的讀／寫寬度，則需進行「位擴展」，即用幾片組合在一起，使它們的晶元字位數的總和等於存儲器的讀／寫寬度，將它們的數據線分別和CPU的數據線按對應關系相連。
這里以8位CPU配8位寬度的存儲器為例。若選用「×8位」存儲晶元，則將它的8根數據線分別和CPU的8根數據線相連即可；而選用晶元字不足8位的存儲晶元，則需要用幾片(「×1位」晶元需8片，「×4位」位晶元需2片)才能構成一個8位寬度的存儲器，這時，需將這些晶元的數據線按位的對應關系分別和CPU的8根數據線相連。
有些存儲晶元，數據的輸入和輸出分別緩沖，一位數據設置DIN和DOUT兩個數據線引腳。對於這種晶元，需將一位的DIN和DOUT引腳連起來，再和CPU的一根數據線相連。
6．地址線的連接及存儲晶元片選信號的產生
一個存儲器系統通常需要若干個存儲晶元。為了能正確實現定址，一般的做法是，將cPu或系統的一部分地址線(通常是低位地址線，位數取決於存儲晶元的容量)連到所有存儲晶元，以進行片內定址(存儲晶元內均設有地址解碼器)；而用另一部分地址線(高位地址線)進行晶元選擇。存儲器系統設計的關鍵在於如何進行晶元選擇，即如何對高位地址解碼以產生晶元的片選信號，常用以下三種方法：
(1)線選法
用一根地址線直接作一個存儲晶元的片選信號。例如，一台8位微機，有16根地址線，現要配2 KB RAM和2 KB ROM，均選用2 K×8位的晶元，則各需一片。這時可採用一種最簡單的地址選擇方法，如圖3．24所示。將CPU的地址線的低11位(A10～A0)和兩個晶元的地址線分別相連，晶元的片選直接和其他的高位地址線中的一根相連，圖中A15反相後接RAM的，A14反相後接ROM的。這樣，A15、A14為1 0時選中RAM片，為0 1時選中ROM片。
這里分析一下RAM晶元佔用地址空間的情況。未用的地址位(這里是A13～A11)通常取0，即RAM晶元的設計地址空間為8000H～87FFH。將A15、A14固定為1 0，A10一AO作片內定址，當A13～A11取不同的組合時，可形成包括上述設計空間在內的8個區域。除去設計空間外，其他區域是：8800H～8FFFH，9000H～97FFH，…，B800H～BFFFH。由於A13～A11沒有參加解碼，訪問這7個區域中的任何一個單元都會影響到設計空間中相應的單元，因此，這7個區域不得他用。可以認為這些區域也被該RAM晶元所佔用著，稱這些區域為設計空間的重疊區。對於該例中的ROM晶元，同樣也存在7個重疊區，讀者可自行分析。

線選法的優點是簡單、無需外加選擇電路；缺點是不能有效地利用地址空間，也不便於系統的擴充。該方法可用在存儲容量需求小，且不要求擴充的場合，例如單片機應用系統。
(2)全解碼
全部地址線參加解碼，除去進行片內定址的低位地址線外，其餘地址線均參加解碼，以進行片選。例如，一台8位微機，現要求配8 KB RAM，選用2 K×8位的晶元，安排在64 KB地址空間低端的8 KB位置。圖3．25所示為該8 KB RAM與CPU(或系統匯流排)的連接。圖中74Lsl38是3線一8線解碼器。它有3個代碼輸入端c、B、A(A為低位)和8個解碼輸出端Y0～Y7。74LSl38還有3個使能端(或叫允許端)G1、和，第一個為高電平有效，後兩個為低電平有效。只有當它們為l 0 0時，解碼器才進行正常解碼；否則，解碼器不工作，所有的輸出均無效(為高)。表3．5是74LSl38的真值表。此外，常用的3線一8線解碼器還有8205，其輸入／輸出特性和74LS138完全一樣，只是使用了另一組信號名稱。

從圖3．25中可以看到，除片內定址的低位地址線外，高位地址都參與了解碼。根據圖中的接法，當A15～A1l為00000時，YO有效，選中左起第一片；為00001時，Y1有效，選中左起第二片，其他依此類推。
全解碼的優點是可利用全部地址空間，可擴充性好；缺點是解碼電路開銷大。
(3)部分解碼
它是前兩種方法的綜合，即除進行片內定址的低位地址線外，其餘地址線有一部分參加解碼以進行片選。以圖3．26所示為例，這里最高位A15沒有參加解碼。因為A15沒有參加解碼，所以也存在重疊區問題。
部分解碼是界於線選法和全解碼之間的一種方法，其性能也界於二者之間：可定址空間比線選法大，比全解碼小；而解碼電路比線選法復雜，比全解碼簡單。

上面圍繞存儲晶元片選信號的產生，說明了三種解碼方法。這些方法也適用於後面要介紹的I／O埠的定址。

❾ 計算機組成原理，畫cpu與存儲器連接圖

1）CPU可訪問的最大存儲空間看地址位數地址匯流排18條故2^18
2）CPU可提供數據匯流排8條存儲空間為16KB故要拼湊一個16K*8--->（16K*8）/（4K×4
）=8
3）要求用138解碼器實現地址解碼應該就是3-8解碼器那麼有3根地址線做解碼輸入。
全部用4K×4位的RAM晶元構成，那麼4K=2^12需要12根地址線A11-A0，之前3根就是A14-A12---這里的推算的沒考慮要求其地址范圍為08000H——0BFFFH的。
這里是從低位考慮的。
考慮地址空間必須先把地址從16進制轉成2進制觀察他們「1」最高位的位置然後設計。

❿ 用1K×4位的RAM晶元構成2K×8位的存儲器,畫出CPU和存儲晶元的連接圖.

分析：用1K×4位的RAM晶元構成2K×8位的存儲器，1K×4位構成2K×8位單用字擴展或者單用位擴展無法解決問題，要字擴展和位擴展同時進行。畫出CPU和存儲晶元的連接圖如下圖：

1KB=2^10B，2KB=2^11B

(10)存儲器與cpu的連接圖擴展閱讀：

存儲信息一般是存儲在存儲器（ROM、RAM）上的 。

在實際應用中，經常出現一片ROM或RAM晶元不能滿足對存儲器容量需求的情況，這就需要用若乾片ROM或RAM組合起來形成一個存儲容量更大的存儲器。而組合方式有字擴展和位擴展兩種。

用多片位寬相同的存儲器（ROM或RAM）晶元擴展包含更多存儲器的過程。一般是在每個字的位數夠而字的數目不夠時使用。

生產的存儲器晶元容量有限，在字數或字長方面與實際存儲器要求有所差距，所以要在字向與位向兩方面進行擴充，才能滿足實際存儲器的要求。

cpu對存儲器進行讀寫操作時，首先由地址匯流排給出地址信號，然後再發出有關進行讀操作與寫操作的控制信號，最後在數據匯流排上進行信息交換。

把用位數較少的多片存儲器（ROM或RAM）組合成位數更多的存儲器的擴展方法。位擴展只是擴展的位數。