hit存儲

① 用matlab讀取一個txt文件,並存儲到一個cell型數組，急求啊

這得看你txt里是什麼樣格式的數據。一般是先建立一個CELL。然後讀取了txt的內容，存到相應的位置中，方便的話，可以給我看看你的txt，我給你寫幾行代碼

② 關於CPU的有關知識

CPU是中央處理單元(Central Process Unit)的縮寫，它可以被簡稱做微處理器。（Microprocessor)，不過經常被人們直接稱為處理器(processor)。不要因為這些簡稱而忽視它的作用，CPU是計算機的核心，其重要性好比心臟對於人一樣。實際上，處理器的作用和大腦更相似，因為它負責處理、運算計算機內部的所有數據，而主板晶元組則更像是心臟，它控制著數據的交換。CPU的種類決定了你使用的操作系統和相應的軟體。CPU主要由運算器、控制器、寄存器組和內部匯流排等構成，是PC的核心，再配上儲存器、輸入/輸出介面和系統匯流排組成為完整的PC。
CPU的基本結構、功能及參數CPU主要由運算器、控制器、寄存器組和內部匯流排等構成。寄存器組用於在指令執行過後存放操作數和中間數據，由運算器完成指令所規定的運算及操作。
CPU主要的性能指標有：
1.主頻
主頻也叫時鍾頻率，單位是MHz，用來表示CPU的運算速度。CPU的主頻＝外頻×倍頻系數。很多人認為主頻就決定著CPU的運行速度，這不僅是個片面的，而且對於伺服器來講，這個認識也出現了偏差。至今，沒有一條確定的公式能夠實現主頻和實際的運算速度兩者之間的數值關系，即使是兩大處理器廠家Intel和AMD，在這點上也存在著很大的爭議，我們從Intel的產品的發展趨勢，可以看出Intel很注重加強自身主頻的發展。像其他的處理器廠家，有人曾經拿過一塊1G的全美達來做比較，它的運行效率相當於2G的Intel處理器。
所以，CPU的主頻與CPU實際的運算能力是沒有直接關系的，主頻表示在CPU內數字脈沖信號震盪的速度。在Intel的處理器產品中，我們也可以看到這樣的例子：1 GHz Itanium晶元能夠表現得差不多跟2.66 GHz Xeon/Opteron一樣快，或是1.5 GHz Itanium 2大約跟4 GHz Xeon/Opteron一樣快。CPU的運算速度還要看CPU的流水線的各方面的性能指標。
當然，主頻和實際的運算速度是有關的，只能說主頻僅僅是CPU性能表現的一個方面，而不代表CPU的整體性能。
2.外頻 外頻是CPU的基準頻率，單位也是MHz。CPU的外頻決定著整塊主板的運行速度。說白了，在台式機中，我們所說的超頻，都是超CPU的外頻（當然一般情況下，CPU的外頻都是被鎖住的）相信這點是很好理解的。但對於伺服器CPU來講，超頻是絕對不允許的。前面說到CPU決定著主板的運行速度，兩者是同步運行的，如果把伺服器CPU超頻了，改變了外頻，會產生非同步運行，（台式機很多主板都支持非同步運行）這樣會造成整個伺服器系統的不穩定。
目前的絕大部分電腦系統中外頻也是內存與主板之間的同步運行的速度，在這種方式下，可以理解為CPU的外頻直接與內存相連通，實現兩者間的同步運行狀態。外頻與前端匯流排(FSB)頻率很容易被混為一談，下面的前端匯流排介紹我們談談兩者的區別。
3.前端匯流排(FSB)頻率 前端匯流排(FSB)頻率(即匯流排頻率)是直接影響CPU與內存直接數據交換速度。有一條公式可以計算，即數據帶寬＝(匯流排頻率×數據位寬)/8，數據傳輸最大帶寬取決於所有同時傳輸的數據的寬度和傳輸頻率。比方，現在的支持64位的至強Nocona，前端匯流排是800MHz，按照公式，它的數據傳輸最大帶寬是6.4GB/秒。
外頻與前端匯流排(FSB)頻率的區別：前端匯流排的速度指的是數據傳輸的速度，外頻是CPU與主板之間同步運行的速度。也就是說，100MHz外頻特指數字脈沖信號在每秒鍾震盪一千萬次；而100MHz前端匯流排指的是每秒鍾CPU可接受的數據傳輸量是100MHz×64bit÷8bit/Byte=800MB/s。
其實現在「HyperTransport」構架的出現，讓這種實際意義上的前端匯流排(FSB)頻率發生了變化。之前我們知道IA-32架構必須有三大重要的構件：內存控制器Hub (MCH) ,I/O控制器Hub和PCI Hub，像Intel很典型的晶元組 Intel 7501、Intel7505晶元組，為雙至強處理器量身定做的，它們所包含的MCH為CPU提供了頻率為533MHz的前端匯流排，配合DDR內存，前端匯流排帶寬可達到4.3GB/秒。但隨著處理器性能不斷提高同時給系統架構帶來了很多問題。而「HyperTransport」構架不但解決了問題，而且更有效地提高了匯流排帶寬，比方AMD Opteron處理器，靈活的HyperTransport I/O匯流排體系結構讓它整合了內存控制器，使處理器不通過系統匯流排傳給晶元組而直接和內存交換數據。這樣的話，前端匯流排(FSB)頻率在AMD Opteron處理器就不知道從何談起了。
4、CPU的位和字長
位：在數字電路和電腦技術中採用二進制，代碼只有「0」和「1」，其中無論是 「0」或是「1」在CPU中都是 一「位」。
字長：電腦技術中對CPU在單位時間內(同一時間)能一次處理的二進制數的位數叫字長。所以能處理字長為8位數據的CPU通常就叫8位的CPU。同理32位的CPU就能在單位時間內處理字長為32位的二進制數據。位元組和字長的區別：由於常用的英文字元用8位二進制就可以表示，所以通常就將8位稱為一個位元組。字長的長度是不固定的，對於不同的CPU、字長的長度也不一樣。8位的CPU一次只能處理一個位元組，而32位的CPU一次就能處理4個位元組，同理字長為64位的CPU一次可以處理8個位元組。
5.倍頻系數
倍頻系數是指CPU主頻與外頻之間的相對比例關系。在相同的外頻下，倍頻越高CPU的頻率也越高。但實際上，在相同外頻的前提下，高倍頻的CPU本身意義並不大。這是因為CPU與系統之間數據傳輸速度是有限的，一味追求高倍頻而得到高主頻的CPU就會出現明顯的「瓶頸」效應—CPU從系統中得到數據的極限速度不能夠滿足CPU運算的速度。一般除了工程樣版的Intel的CPU都是鎖了倍頻的，而AMD之前都沒有鎖。
6.緩存
緩存大小也是CPU的重要指標之一，而且緩存的結構和大小對CPU速度的影響非常大，CPU內緩存的運行頻率極高，一般是和處理器同頻運作，工作效率遠遠大於系統內存和硬碟。實際工作時，CPU往往需要重復讀取同樣的數據塊，而緩存容量的增大，可以大幅度提升CPU內部讀取數據的命中率，而不用再到內存或者硬碟上尋找，以此提高系統性能。但是由於CPU晶元面積和成本的因素來考慮，緩存都很小。
L1 Cache(一級緩存)是CPU第一層高速緩存，分為數據緩存和指令緩存。內置的L1高速緩存的容量和結構對CPU的性能影響較大，不過高速緩沖存儲器均由靜態RAM組成，結構較復雜，在CPU管芯面積不能太大的情況下，L1級高速緩存的容量不可能做得太大。一般伺服器CPU的L1緩存的容量通常在32—256KB。
L2 Cache(二級緩存)是CPU的第二層高速緩存，分內部和外部兩種晶元。內部的晶元二級緩存運行速度與主頻相同，而外部的二級緩存則只有主頻的一半。L2高速緩存容量也會影響CPU的性能，原則是越大越好，以前家庭用CPU容量最大的是512KB，現在筆記本電腦中也可以達到2M，而伺服器和工作站上用CPU的L2高速緩存更高，可以達到8M以上。
L3 Cache(三級緩存)，分為兩種，早期的是外置，現在的都是內置的。而它的實際作用即是，L3緩存的應用可以進一步降低內存延遲，同時提升大數據量計算時處理器的性能。降低內存延遲和提升大數據量計算能力對游戲都很有幫助。而在伺服器領域增加L3緩存在性能方面仍然有顯著的提升。比方具有較大L3緩存的配置利用物理內存會更有效，故它比較慢的磁碟I/O子系統可以處理更多的數據請求。具有較大L3緩存的處理器提供更有效的文件系統緩存行為及較短消息和處理器隊列長度。
其實最早的L3緩存被應用在AMD發布的K6-III處理器上，當時的L3緩存受限於製造工藝，並沒有被集成進晶元內部，而是集成在主板上。在只能夠和系統匯流排頻率同步的L3緩存同主內存其實差不了多少。後來使用L3緩存的是英特爾為伺服器市場所推出的Itanium處理器。接著就是P4EE和至強MP。Intel還打算推出一款9MB L3緩存的Itanium2處理器，和以後24MB L3緩存的雙核心Itanium2處理器。
但基本上L3緩存對處理器的性能提高顯得不是很重要，比方配備1MB L3緩存的Xeon MP處理器卻仍然不是Opteron的對手，由此可見前端匯流排的增加，要比緩存增加帶來更有效的性能提升。
7.CPU擴展指令集
CPU依靠指令來計算和控制系統，每款CPU在設計時就規定了一系列與其硬體電路相配合的指令系統。指令的強弱也是CPU的重要指標，指令集是提高微處理器效率的最有效工具之一。從現階段的主流體系結構講，指令集可分為復雜指令集和精簡指令集兩部分，而從具體運用看，如Intel的MMX（Multi Media Extended）、SSE、 SSE2（Streaming-Single instruction multiple data-Extensions 2）、SEE3和AMD的3DNow!等都是CPU的擴展指令集，分別增強了CPU的多媒體、圖形圖象和Internet等的處理能力。我們通常會把CPU的擴展指令集稱為」CPU的指令集」。SSE3指令集也是目前規模最小的指令集，此前MMX包含有57條命令，SSE包含有50條命令，SSE2包含有144條命令，SSE3包含有13條命令。目前SSE3也是最先進的指令集，英特爾Prescott處理器已經支持SSE3指令集，AMD會在未來雙核心處理器當中加入對SSE3指令集的支持，全美達的處理器也將支持這一指令集。
8.CPU內核和I/O工作電壓
從586CPU開始，CPU的工作電壓分為內核電壓和I/O電壓兩種，通常CPU的核心電壓小於等於I/O電壓。其中內核電壓的大小是根據CPU的生產工藝而定，一般製作工藝越小，內核工作電壓越低；I/O電壓一般都在1.6~5V。低電壓能解決耗電過大和發熱過高的問題。
9.製造工藝
製造工藝的微米是指IC內電路與電路之間的距離。製造工藝的趨勢是向密集度愈高的方向發展。密度愈高的IC電路設計，意味著在同樣大小面積的IC中，可以擁有密度更高、功能更復雜的電路設計。現在主要的180nm、130nm、90nm、65nm、45nm。最近官方已經表示有32nm的製造工藝了。
10.指令集
（1）CISC指令集
CISC指令集，也稱為復雜指令集，英文名是CISC，（Complex Instruction Set Computer的縮寫）。在CISC微處理器中，程序的各條指令是按順序串列執行的，每條指令中的各個操作也是按順序串列執行的。順序執行的優點是控制簡單，但計算機各部分的利用率不高，執行速度慢。其實它是英特爾生產的x86系列（也就是IA-32架構）CPU及其兼容CPU，如AMD、VIA的。即使是現在新起的X86-64（也被成AMD64）都是屬於CISC的范疇。
要知道什麼是指令集還要從當今的X86架構的CPU說起。X86指令集是Intel為其第一塊16位CPU(i8086)專門開發的，IBM1981年推出的世界第一台PC機中的CPU—i8088(i8086簡化版)使用的也是X86指令，同時電腦中為提高浮點數據處理能力而增加了X87晶元，以後就將X86指令集和X87指令集統稱為X86指令集。
雖然隨著CPU技術的不斷發展，Intel陸續研製出更新型的i80386、i80486直到過去的PII至強、PIII至強、Pentium 3，最後到今天的Pentium 4系列、至強（不包括至強Nocona），但為了保證電腦能繼續運行以往開發的各類應用程序以保護和繼承豐富的軟體資源，所以Intel公司所生產的所有CPU仍然繼續使用X86指令集，所以它的CPU仍屬於X86系列。由於Intel X86系列及其兼容CPU（如AMD Athlon MP、）都使用X86指令集，所以就形成了今天龐大的X86系列及兼容CPU陣容。x86CPU目前主要有intel的伺服器CPU和AMD的伺服器CPU兩類。
（2）RISC指令集
RISC是英文「Reced Instruction Set Computing 」 的縮寫，中文意思是「精簡指令集」。它是在CISC指令系統基礎上發展起來的，有人對CISC機進行測試表明，各種指令的使用頻度相當懸殊，最常使用的是一些比較簡單的指令，它們僅占指令總數的20％，但在程序中出現的頻度卻佔80％。復雜的指令系統必然增加微處理器的復雜性，使處理器的研製時間長，成本高。並且復雜指令需要復雜的操作，必然會降低計算機的速度。基於上述原因，20世紀80年代RISC型CPU誕生了，相對於CISC型CPU ,RISC型CPU不僅精簡了指令系統，還採用了一種叫做「超標量和超流水線結構」，大大增加了並行處理能力。RISC指令集是高性能CPU的發展方向。它與傳統的CISC(復雜指令集)相對。相比而言，RISC的指令格式統一，種類比較少，定址方式也比復雜指令集少。當然處理速度就提高很多了。目前在中高檔伺服器中普遍採用這一指令系統的CPU，特別是高檔伺服器全都採用RISC指令系統的CPU。RISC指令系統更加適合高檔伺服器的操作系統UNIX，現在Linux也屬於類似UNIX的操作系統。RISC型CPU與Intel和AMD的CPU在軟體和硬體上都不兼容。
目前，在中高檔伺服器中採用RISC指令的CPU主要有以下幾類：PowerPC處理器、SPARC處理器、PA-RISC處理器、MIPS處理器、Alpha處理器。
（3）IA-64
EPIC（Explicitly Parallel Instruction Computers，精確並行指令計算機）是否是RISC和CISC體系的繼承者的爭論已經有很多，單以EPIC體系來說，它更像Intel的處理器邁向RISC體系的重要步驟。從理論上說，EPIC體系設計的CPU，在相同的主機配置下，處理Windows的應用軟體比基於Unix下的應用軟體要好得多。
Intel採用EPIC技術的伺服器CPU是安騰Itanium（開發代號即Merced）。它是64位處理器，也是IA－64系列中的第一款。微軟也已開發了代號為Win64的操作系統，在軟體上加以支持。在Intel採用了X86指令集之後，它又轉而尋求更先進的64-bit微處理器，Intel這樣做的原因是，它們想擺脫容量巨大的x86架構,從而引入精力充沛而又功能強大的指令集，於是採用EPIC指令集的IA-64架構便誕生了。IA-64 在很多方面來說，都比x86有了長足的進步。突破了傳統IA32架構的許多限制，在數據的處理能力，系統的穩定性、安全性、可用性、可觀理性等方面獲得了突破性的提高。
IA-64微處理器最大的缺陷是它們缺乏與x86的兼容，而Intel為了IA-64處理器能夠更好地運行兩個朝代的軟體，它在IA-64處理器上（Itanium、Itanium2 ……)引入了x86-to-IA-64的解碼器，這樣就能夠把x86指令翻譯為IA-64指令。這個解碼器並不是最有效率的解碼器，也不是運行x86代碼的最好途徑（最好的途徑是直接在x86處理器上運行x86代碼），因此Itanium 和Itanium2在運行x86應用程序時候的性能非常糟糕。這也成為X86-64產生的根本原因。
（4）X86-64 （AMD64 / EM64T）
AMD公司設計，可以在同一時間內處理64位的整數運算，並兼容於X86-32架構。其中支持64位邏輯定址，同時提供轉換為32位定址選項；但數據操作指令默認為32位和8位，提供轉換成64位和16位的選項；支持常規用途寄存器，如果是32位運算操作，就要將結果擴展成完整的64位。這樣，指令中有「直接執行」和「轉換執行」的區別，其指令欄位是8位或32位，可以避免欄位過長。
x86-64（也叫AMD64）的產生也並非空穴來風，x86處理器的32bit定址空間限制在4GB內存，而IA-64的處理器又不能兼容x86。AMD充分考慮顧客的需求，加強x86指令集的功能，使這套指令集可同時支持64位的運算模式，因此AMD把它們的結構稱之為x86-64。在技術上AMD在x86-64架構中為了進行64位運算，AMD為其引入了新增了R8-R15通用寄存器作為原有X86處理器寄存器的擴充，但在而在32位環境下並不完全使用到這些寄存器。原來的寄存器諸如EAX、EBX也由32位擴張至64位。在SSE單元中新加入了8個新寄存器以提供對SSE2的支持。寄存器數量的增加將帶來性能的提升。與此同時，為了同時支持32和64位代碼及寄存器，x86-64架構允許處理器工作在以下兩種模式：Long Mode(長模式)和Legacy Mode(遺傳模式)，Long模式又分為兩種子模式(64bit模式和Compatibility mode兼容模式)。該標准已經被引進在AMD伺服器處理器中的Opteron處理器.
而今年也推出了支持64位的EM64T技術，再還沒被正式命為EM64T之前是IA32E，這是英特爾64位擴展技術的名字,用來區別X86指令集。Intel的EM64T支持64位sub-mode，和AMD的X86-64技術類似，採用64位的線性平面定址，加入8個新的通用寄存器（GPRs），還增加8個寄存器支持SSE指令。與AMD相類似，Intel的64位技術將兼容IA32和IA32E，只有在運行64位操作系統下的時候，才將會採用IA32E。IA32E將由2個sub-mode組成：64位sub-mode和32位sub-mode，同AMD64一樣是向下兼容的。Intel的EM64T將完全兼容AMD的X86-64技術。現在Nocona處理器已經加入了一些64位技術，Intel的Pentium 4E處理器也支持64位技術。
應該說，這兩者都是兼容x86指令集的64位微處理器架構，但EM64T與AMD64還是有一些不一樣的地方，AMD64處理器中的NX位在Intel的處理器中將沒有提供。
11.超流水線與超標量
在解釋超流水線與超標量前，先了解流水線(pipeline)。流水線是Intel首次在486晶元中開始使用的。流水線的工作方式就象工業生產上的裝配流水線。在CPU中由5—6個不同功能的電路單元組成一條指令處理流水線，然後將一條X86指令分成5—6步後再由這些電路單元分別執行，這樣就能實現在一個CPU時鍾周期完成一條指令，因此提高CPU的運算速度。經典奔騰每條整數流水線都分為四級流水，即指令預取、解碼、執行、寫回結果，浮點流水又分為八級流水。
超標量是通過內置多條流水線來同時執行多個處理器，其實質是以空間換取時間。而超流水線是通過細化流水、提高主頻，使得在一個機器周期內完成一個甚至多個操作，其實質是以時間換取空間。例如Pentium 4的流水線就長達20級。將流水線設計的步(級)越長，其完成一條指令的速度越快，因此才能適應工作主頻更高的CPU。但是流水線過長也帶來了一定副作用，很可能會出現主頻較高的CPU實際運算速度較低的現象，Intel的奔騰4就出現了這種情況，雖然它的主頻可以高達1.4G以上，但其運算性能卻遠遠比不上AMD 1.2G的速龍甚至奔騰III。
12.封裝形式
CPU封裝是採用特定的材料將CPU晶元或CPU模塊固化在其中以防損壞的保護措施，一般必須在封裝後CPU才能交付用戶使用。CPU的封裝方式取決於CPU安裝形式和器件集成設計，從大的分類來看通常採用Socket插座進行安裝的CPU使用PGA(柵格陣列)方式封裝，而採用Slot x槽安裝的CPU則全部採用SEC(單邊接插盒)的形式封裝。現在還有PLGA(Plastic Land Grid Array)、OLGA(Organic Land Grid Array)等封裝技術。由於市場競爭日益激烈，目前CPU封裝技術的發展方向以節約成本為主。
13、多線程
同時多線程Simultaneous multithreading，簡稱SMT。SMT可通過復制處理器上的結構狀態，讓同一個處理器上的多個線程同步執行並共享處理器的執行資源，可最大限度地實現寬發射、亂序的超標量處理，提高處理器運算部件的利用率，緩和由於數據相關或Cache未命中帶來的訪問內存延時。當沒有多個線程可用時，SMT處理器幾乎和傳統的寬發射超標量處理器一樣。SMT最具吸引力的是只需小規模改變處理器核心的設計，幾乎不用增加額外的成本就可以顯著地提升效能。多線程技術則可以為高速的運算核心准備更多的待處理數據，減少運算核心的閑置時間。這對於桌面低端系統來說無疑十分具有吸引力。Intel從3.06GHz Pentium 4開始，所有處理器都將支持SMT技術。
14、多核心
多核心，也指單晶元多處理器（Chip multiprocessors，簡稱CMP）。CMP是由美國斯坦福大學提出的，其思想是將大規模並行處理器中的SMP（對稱多處理器）集成到同一晶元內，各個處理器並行執行不同的進程。與CMP比較， SMT處理器結構的靈活性比較突出。但是，當半導體工藝進入0.18微米以後，線延時已經超過了門延遲，要求微處理器的設計通過劃分許多規模更小、局部性更好的基本單元結構來進行。相比之下，由於CMP結構已經被劃分成多個處理器核來設計，每個核都比較簡單，有利於優化設計，因此更有發展前途。目前，IBM 的Power 4晶元和Sun的 MAJC5200晶元都採用了CMP結構。多核處理器可以在處理器內部共享緩存，提高緩存利用率，同時簡化多處理器系統設計的復雜度。
2005年下半年，Intel和AMD的新型處理器也將融入CMP結構。新安騰處理器開發代碼為Montecito，採用雙核心設計，擁有最少18MB片內緩存，採取90nm工藝製造，它的設計絕對稱得上是對當今晶元業的挑戰。它的每個單獨的核心都擁有獨立的L1，L2和L3 cache，包含大約10億支晶體管。
15、SMP SMP（Symmetric Multi-Processing），對稱多處理結構的簡稱，是指在一個計算機上匯集了一組處理器(多CPU),各CPU之間共享內存子系統以及匯流排結構。在這種技術的支持下，一個伺服器系統可以同時運行多個處理器，並共享內存和其他的主機資源。像雙至強，也就是我們所說的二路，這是在對稱處理器系統中最常見的一種（至強MP可以支持到四路，AMD Opteron可以支持1-8路）。也有少數是16路的。但是一般來講，SMP結構的機器可擴展性較差，很難做到100個以上多處理器，常規的一般是8個到16個，不過這對於多數的用戶來說已經夠用了。在高性能伺服器和工作站級主板架構中最為常見，像UNIX伺服器可支持最多256個CPU的系統。
構建一套SMP系統的必要條件是：支持SMP的硬體包括主板和CPU；支持SMP的系統平台，再就是支持SMP的應用軟體。
為了能夠使得SMP系統發揮高效的性能，操作系統必須支持SMP系統，如WINNT、LINUX、以及UNIX等等32位操作系統。即能夠進行多任務和多線程處理。多任務是指操作系統能夠在同一時間讓不同的CPU完成不同的任務；多線程是指操作系統能夠使得不同的CPU並行的完成同一個任務
要組建SMP系統，對所選的CPU有很高的要求，首先、CPU內部必須內置APIC（Advanced Programmable Interrupt Controllers）單元。Intel 多處理規范的核心就是高級可編程中斷控制器（Advanced Programmable Interrupt Controllers–APICs）的使用；再次，相同的產品型號，同樣類型的CPU核心，完全相同的運行頻率；最後，盡可能保持相同的產品序列編號，因為兩個生產批次的CPU作為雙處理器運行的時候，有可能會發生一顆CPU負擔過高，而另一顆負擔很少的情況，無法發揮最大性能，更糟糕的是可能導致死機。
16、NUMA技術
NUMA即非一致訪問分布共享存儲技術，它是由若干通過高速專用網路連接起來的獨立節點構成的系統，各個節點可以是單個的CPU或是SMP系統。在NUMA中，Cache 的一致性有多種解決方案，需要操作系統和特殊軟體的支持。圖2中是Sequent公司NUMA系統的例子。這里有3個SMP模塊用高速專用網路聯起來，組成一個節點，每個節點可以有12個CPU。像Sequent的系統最多可以達到64個CPU甚至256個CPU。顯然，這是在SMP的基礎上，再用NUMA的技術加以擴展，是這兩種技術的結合。
17、亂序執行技術
亂序執行（out-of-orderexecution），是指CPU允許將多條指令不按程序規定的順序分開發送給各相應電路單元處理的技術。這樣將根據個電路單元的狀態和各指令能否提前執行的具體情況分析後，將能提前執行的指令立即發送給相應電路單元執行，在這期間不按規定順序執行指令，然後由重新排列單元將各執行單元結果按指令順序重新排列。採用亂序執行技術的目的是為了使CPU內部電路滿負荷運轉並相應提高了CPU的運行程序的速度。分枝技術：（branch）指令進行運算時需要等待結果，一般無條件分枝只需要按指令順序執行，而條件分枝必須根據處理後的結果，再決定是否按原先順序進行。
18、CPU內部的內存控制器
許多應用程序擁有更為復雜的讀取模式（幾乎是隨機地，特別是當cache hit不可預測的時候），並且沒有有效地利用帶寬。典型的這類應用程序就是業務處理軟體，即使擁有如亂序執行（out of order execution）這樣的CPU特性，也會受內存延遲的限制。這樣CPU必須得等到運算所需數據被除數裝載完成才能執行指令（無論這些數據來自CPU cache還是主內存系統）。當前低段系統的內存延遲大約是120－150ns，而CPU速度則達到了3GHz以上，一次單獨的內存請求可能會浪費200－300次CPU循環。即使在緩存命中率（cache hit rate）達到99％的情況下，CPU也可能會花50％的時間來等待內存請求的結束－ 比如因為內存延遲的緣故。
你可以看到Opteron整合的內存控制器，它的延遲，與晶元組支持雙通道DDR內存控制器的延遲相比來說，是要低很多的。英特爾也按照計劃的那樣在處理器內部整合內存控制器，這樣導致北橋晶元將變得不那麼重要。但改變了處理器訪問主存的方式，有助於提高帶寬、降低內存延時和提升處理器性
製造工藝：現在CPU的製造工藝是0.35微米，最新的PII可以達到0.28微米，在將來的CPU製造工藝可以達到0.18微米。

③ 哈工大計算機研究生專業課考什麼

計算機基礎：分為數據結構部分和計算機組成原理

數據結構部分考試內容：

1、數據結構與演算法的概念：數據結構與演算法及其相關的基本概念，演算法及其復雜性分析。

2、線性表：線性結構及其操作演算法，線性表的應用及演算法。

3、樹與二叉樹：二叉樹的定義、性質、表示、遍歷演算法，樹的表示、操作演算法，森林與二叉樹關系，樹與二叉樹的應用及演算法，

4、圖及其相關演算法：圖的相關概念，圖的存儲結構與搜索演算法，圖的應用及演算法。

5、查找與排序：查找與排序的相關概念，典型演算法的描述及復雜性分析，查找與排序演算法的應用。

6、外部排序與文件：外部排序的相關概念及其基本方法，文件的組織方式、特點及應用。

計算機組成原理：

1、計算機系統的基本概念：基本概念，馮•諾依曼計算機的特點，計算機的工作過程，計算機系統的主要技術指標。

2、匯流排：匯流排的基本概念，匯流排的分類和結構，匯流排控制邏輯。

3、存儲器：存儲器的分類，各類存儲器的基本工作原理，存儲器與其他部件的連接，存儲器系統的層次結構。

4、運算器和運算方法：數在計算機中的表示，定點運算和浮點運算，算術邏輯單元的工作原理。

5、控制器：指令系統原理，CPU的基本結構，控制單元的功能和原理，控制單元的兩種設計方法。

6、輸入輸出系統：I/O訪問的基本原理，I/O介面的原理，I/O和主機交換信息的控制方式。

(3)hit存儲擴展閱讀：

數據結構部分題型結構：填空題(0—15分)；選擇題(0—30分)；簡答題(0—30分)；演算法設計題(0—30分)。題型分數在以上范圍內浮動，總分為75分。

參考書目：

1、廖明宏，郭福順，張岩，李秀坤，數據結構與演算法（第4版），高等教育出版社，2007.11

2、嚴蔚敏，吳偉民，數據結構（C語言版），清華大學出版社，2002.09

計算機組成原理題型結構：填空題( 0-20分 )；選擇題(0-20分 )；簡答題( 0-30分 )；計算與綜合設計題( 0-30分 )。

參考書目：

1、唐朔飛，計算機組成原理（第2版），高等教育出版社，2010.12出版

2、唐朔飛，計算機組成原理--學習指導與習題解答（第2版），高等教育出版社，2012.7出版2005.9出版

④ 相聯存儲器是什麼組成原理裡面的相聯是什麼

相聯存儲器的定義介紹可見網路：

http://ke..com/link?url=-flumWFF1OGCxB7aJ7hNINv0vCb5k6
相聯存儲器可以用來作虛擬內存頁表訪問時的TLB快表。
下面是快表的介紹：

根據功能可以譯為快表，直譯可以翻譯為旁路轉換緩沖，也可以把它理解成頁表緩沖。裡面存放的是一些頁表文件(虛擬地址到物理地址的轉換表)。當處理器要在主內定址時，不是直接在內存的物理地址里查找的，而是通過一組虛擬地址轉換到主內存的物理地址，頁表文件(PTE page table entry 頁表條目存放在內存中)就是負責將虛擬內存地址翻譯成實際的物理內存地址，TLB中存放了部分PTE頁表的緩存。而CPU定址時會優先在TLB中進行定址。TLB是在MMU中包括的一段小的緩存(MMU memory management unit 存儲器管理單元，是CPU晶元上的一個專用硬體)。處理器的性能就和定址的命中率有很大的關系。
如果TLB中正好存放著所需的頁表，則稱為TLB命中(TLB Hit)；如果TLB中沒有所需的頁表，則稱為TLB失敗(TLB Miss)。如果快表命中的話，實現虛擬地址到物理地址的映射可以少訪問一次內存。
如果命中的話，就可以直接將虛擬地址轉換為物理地址，如果不命中，則必須在PTE頁表中繼續查找，並將找到的PTE存放到TLB中，覆蓋已經存在的一個條目。

⑤ BLOG Crawlers相關資料

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